JP3589988B2

JP3589988B2 - Clock skew improvement method

Info

Publication number: JP3589988B2
Application number: JP2001017544A
Authority: JP
Inventors: 剛藤原
Original assignee: Ｎｅｃマイクロシステム株式会社
Priority date: 2001-01-25
Filing date: 2001-01-25
Publication date: 2004-11-17
Anticipated expiration: 2021-01-25
Also published as: JP2002222864A

Description

【０００１】
【発明の属する技術分野】
本発明は、クロックスキューの改善方法に関し、特に、ＬＳＩチップをレイアウトしたのちのスキュー改善に適したクロックスキュー改善方法に関する。
【０００２】
【従来の技術】
ＬＳＩチップのレイアウトにおいては、チップ内に散在するフリップフロップ（以下、Ｆ／Ｆと略記する）などの複数の順序回路間に供給されるクロック信号の位相ずれ（クロックスキュー）を低減するために、ルートバッファからＦ／Ｆまでのクロック信号線をツリー状に枝分かれさせて等長となるように配置配線するクロックツリーシンセシス（以下、ＣＴＳと略す）が広く使用されている。
【０００３】
図１１は、ＣＴＳを用いたレイアウト設計フロー図である。セル配置ステップ１１では、ＬＳＩの回路接続情報に従って基本回路セルを配置する。ＣＴＳ配線ステップ１２では、メタル配線の単位長あたりの容量値および抵抗値の情報を参照し、ルートバッファと各Ｆ／Ｆとの間が等長となるように合わせ込んでクロック信号を配線する。信号系配線ステップ１３では、回路接続情報に従ってクロック信号以外の信号の配線を実行し、クロックスキュー計算ステップ１４で、ルートバッファからＦ／Ｆまでのクロック遅延をＦ／Ｆへの信号パス毎に算出し、クロック遅延の最大値と最小値からクロックスキュー値を計算する。クロックスキュー合否判定ステップ１５ａでは、算出されたクロックスキュー値が予め設定された目標値以下か否かを判断する。クロックスキュー値が目標値以下の場合にはレイアウト設計を完了して次の設計ステップである設計検証に進むが、目標値を超える場合にはＣＴＳ配線ステップ１２に戻り再実行する。
【０００４】
図１２（ａ）は、ＣＴＳ配線の模式図である。クロック信号は、クロック入力ピンＣＩＮからルートバッファ１に供給され、ルートバッファ１から複数のＦ／Ｆ２へ等長のクロック配線３で供給される。
【０００５】
図１のＣＴＳを用いてクロック系を配線する方法は、設計ルールが比較的緩い世代、すなわち、メタル配線の底面の面積が側面の面積よりもずっと大きい世代においては非常に有効であり、ステップ１５ａでクロックスキュー値が目標値を超えることは殆どなかった。
【０００６】
しかしながら、近年では微細化の進展に伴って、メタル配線の側面の面積が底面の面積と同等以上の状況になり、このため、図１２（ｂ）に示すように、クロック配線に寄生する容量のうち底面容量Ｃ１よりも隣接する信号配線との結合容量Ｃ２が支配的になりつつある状況では、ＣＴＳを実行して配線長を等長に合わせ込んでも、次の信号系配線ステップ１３で配線される隣接信号配線７とクロック配線３との結合容量Ｃ２の大小によりクロック配線の寄生容量値は大きく変化してしまうことになる。この結果として、クロックスキュー値が増大し、目標値を超えて再度ＣＴＳを実行しなければならないケースが増えているが、ＣＴＳを再実行するとしても確実に改善する保証がないため試行錯誤的にならざるを得ず、結局は人手で煩雑な修正をせざるを得なくなる場合も多く、いずれにしても設計の効率が低下し設計期間が延長されてしまうという問題が生じてきた。
【０００７】
この問題を解決ものとして、特開平１０−１３５３４２号公報には、クロック配線専用の配線層を設ける技術が開示されている。クロック配線を専用の配線層に配線することにより隣接する信号配線をなくすことができる。しかしながら、この第１の従来例のように専用の配線層を設ける場合には、必然的に製造工程数が増加するので、ＬＳＩの製造コストが増加することになり好ましくない。
【０００８】
また第２の従来例として、特開平９−２８３７１５号公報には、配線完了後に各クロック配線について隣接信号配線との間隔を調整して結合容量を増減することによりクロック信号の遅延を調整し、クロックスキュー値の改善を行う技術が記載されている。図１３（ａ）に示すように、クロック配線３と隣接信号配線７０との間隔を調整することによりクロック信号の遅延値を調整する。
【０００９】
この第２の従来例は、配線実行時に配線グリッドを設定しない配線方法をとる場合には、クロック配線３と隣接信号配線７０との間隔を微調整できるので極めて有効である。
【００１０】
【発明が解決しようとする課題】
しかしながら、多くの自動配置配線システムでは、配線処理の実行速度を向上させるために予め設定された配線グリッド上に配線する方法が採用されており、図１３（ｂ）および（ｃ）に比較して示すように、配線グリッドが設定されている場合には、第２の従来例では寄生容量の微調整が困難となるという問題点がある。すなわち、図１３（ｂ）で示すように、配線ピッチＰｘの配線グリッド上にクロック配線３と隣接信号配線７０とが配線され、配線幅、配線間隔共にＤであるとすると、図１３（ｂ）ではクロック配線３と隣接信号配線７との間隔はＤであるのに対して、隣接信号配線７を１配線グリッド分（１配線ピッチ）移動させた図１３（ｃ）では、クロック配線３と隣接信号配線７０との間隔は３Ｄとなる。このように３倍の間隔に一挙に増大してしまうために細かなクロック遅延値の調整ができず、スキュー改善が容易にはできない場合も生じる。
【００１１】
本発明の目的は、クロック配線専用の配線層を用いなくともクロック信号の遅延が等しくなるように調整でき、また、配線グリッドを用いて配線する場合においてもクロック遅延を精度良く調整できてクロックスキュー低減が可能なクロックスキュー改善方法に関する。
【００１２】
【課題を解決するための手段】
本発明のクロックスキュー改善方法は、クロック配線パタンおよび周囲の配線パタンからなる内部パタンを有する配線ブロック、および配線ブロック名と内部パタンに応じてクロック配線に寄生する容量値を記憶したパタンテーブルを用いて、ＬＳＩチップにレイアウトされたルートバッファから複数の順序回路のクロック端子までのそれぞれのクロック配線間のスキューを低減するクロックスキュー改善方法であって、
それぞれのクロック配線について配線パスに沿った領域を配線ブロックと同一外形を有する複数の単位ブロックに分割する第１のステップと、
前記パタンテーブルを参照してそれぞれのクロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値から目標クロックスキュー値を減算して得た値よりもクロック遅延値が小さいクロック配線を抽出してスキュー改善の処理対象クロック配線として選択する第２のステップと、
前記処理対象クロック配線について単位ブロック毎に内部パタンが一致する配線ブロックを検索し単位ブロックの内部パタンを検索された配線ブロックよりも容量値の大きい配線ブロックの内部パタンに置換する第３のステップとを有している。
【００１３】
【発明の実施の形態】
次に、本発明について図面を参照して詳細に説明する。図１は、本発明の一実施の形態のクロックスキュー改善処理１６を含むレイアウト設計フロー図である。
【００１４】
図１において、セル配置ステップ１１からクロックスキュー計算ステップ１４までは図１１に示した従来のレイアウト設計フローと同一であり、セル配置ステップ１１では、ＬＳＩの回路接続情報に従って基本回路セルを配置し、ＣＴＳ配線ステップ１２では、ルートバッファと各Ｆ／Ｆとの間が等長となるように合わせ込んでクロック信号を配線し、信号系配線ステップ１３では、回路接続情報に従ってクロック信号以外の信号の配線を実行し、クロックスキュー計算ステップ１４で、ルートバッファからＦ／Ｆまでのクロック遅延をＦ／Ｆへの信号パス毎に算出し、クロック遅延の最大値と最小値からクロックスキュー値を計算する。
【００１５】
クロックスキュー合否判定ステップ１５では、算出されたクロックスキュー値が予め設定された目標値以下か否かを判断し、クロックスキュー値が目標値以下の場合にはレイアウト設計を終了して次の設計ステップである設計検証に進むが、目標値を超える場合にはクロックスキュー改善処理ステップ１６を実行する。
【００１６】
クロックスキュー改善処理ステップ１６では、クロック配線パタンおよび周囲の配線パタンからなる内部パタンを有する方形の配線ブロックと内部パタンに応じてクロック配線に寄生する容量値とを対応させて容量値が小さい配線ブロックから大きい配線ブロックへの順序で記録したパタンテーブル１０を用いて、ＬＳＩチップにレイアウトされたルートバッファからＦ／Ｆ等の複数の順序回路のクロック端子までのそれぞれのクロック配線間のスキューを低減する。
【００１７】
クロックスキュー改善処理ステップ１６は、下位の処理ステップとして、配線パタン分割ステップ２１と、対象クロック配線選択ステップ２２と、ブロック置換ステップ２３と、スキュー値判定ステップ２４と、配線修正ステップ２５とを有している。
【００１８】
配線パタン分割ステップ２１では、それぞれのクロック配線について、配線パスに沿った領域をパタンテーブル１０に登録されている配線ブロックと同一外形を有する複数の単位ブロックに分割する。
【００１９】
対象クロック配線選択ステップ２２では、パタンテーブルを参照してそれぞれのクロック配線におけるクロック信号遅延値を算出し、最大のクロック信号遅延値から目標クロックスキュー値を減算して得た値よりもクロック遅延値が小さいクロック配線を抽出してスキュー改善の処理対象クロック配線を選択する。
【００２０】
ブロック置換ステップ２３では、処理対象クロック配線について単位ブロック毎に内部パタンが一致する配線ブロックを検索し、単位ブロックの内部パタンを、検索された配線ブロックよりも容量値の大きい配線ブロックの内部パタンに置換する。
【００２１】
スキュー値判定ステップ２４では、置換後の単位ブロックの容量値に基づいて各クロック配線におけるクロック信号遅延値を算出し、最大のクロック信号遅延値と比較してクロックスキュー値を求め、所定のスキュー目標値以下となったか否かを判断する。
【００２２】
配線修正ステップ２５では、単位ブロックの置換結果に基づきクロック配線の周囲の配線修正を実行する。
【００２３】
図２は、クロックスキュー改善処理ステップ１６を実行するクロックスキュー改善手段３１の構成図である。クロックスキュー改善手段３１は、クロックスキュー改善処理に必要な論理演算、数値演算等を実行するＣＰＵと、配線パタン分割ステップ２１、対象クロック配線選択ステップ２２、ブロック置換ステップ２３、スキュー値判定ステップ２４および配線修正ステップ２５の機能を実現するプログラム並びに処理中のデータを記憶する記憶部とを有しており、クロックスキュー合否判定ステップ１５までのレイアウト設計で作成されたＬＳＩの配置配線結果３２を入力し、パタンテーブル１０を参照して配線パタン分割ステップ２１から配線修正ステップ２５までのクロックスキュー改善処理を実行し、クロックスキュー値が目標値内になるようにクロック配線の周囲の配線の一部が修正されたスキュー改善済配置配線結果３３を出力する。外部から入出力／表示手段３４を通じてクロックスキュー改善手段３１の処理動作の制御、処理データの修正変更、処理結果の表示等を行うことができる。
【００２４】
図３は、パタンテーブル１０の登録内容の一例を示す図である。パタンテーブル１０の内部では、配線ブロック名と、クロック配線パタン３および周囲の信号配線パタンとを内部パタンとして含む配線ブロック７と、クロック配線パタン３に寄生する容量値とが対応して登録され、容量値が小さい内部パタンから容量値が大きい内部パタンに向けて順番に配列されている。なお、配線ブロック７の内部パタンには、配線ブロック７内の配線パタンと配線ブロック７の外形境界に中心線が一致する配線の配線パタンとを含むものとする。
【００２５】
図４は、配線パタン分割ステップ２１および対象クロック配線選択ステップ２２の詳細なフロー図であり、図５は、配線パタン分割ステップ２１の処理を模式的に説明する図である。
【００２６】
配線パタン分割ステップ２１では、図５（ａ）のレイアウトパタン図に示すように、ルートバッファ１とＦ／Ｆ２を接続するクロック配線のそれぞれについて、クロック配線３の配線パスに沿った領域を、図５（ｂ）のように、パタンテーブル１０に登録されている配線ブロック７と同一外形を有する複数の単位ブロック８に分割し、個々のクロック配線と対応させて記録する。配線ブロック７の場合と同様に、単位ブロック８の内部パタンには、単位ブロック８に含まれる配線パタンと単位ブロック８の外形境界に中心線が一致する配線の配線パタンとを含むものとする。なお、図５において、４はメタル配線のパタンであり、５は上層メタル配線のパタンであり、６はメタル配線４と上層メタル配線５とを接続するためのスルーホールのパタンである。
【００２７】
配線ブロック７の大きさは任意に設定することが可能であるが、図５以降の説明では、Ｘ方向に２配線グリッド分（すなわちＹ方向配線の配線ピッチＰｙの２倍）で、Ｙ方向に２配線グリッド分（すなわちＸ方向配線の配線ピッチＰｘの２倍）としている。このようにＸ方向、Ｙ方向ともに２配線グリッドの小さな配線ブロックを用いることによりパタンテーブル１０に登録する配線ブロックの種類を少なくすることができるので、対象クロック配線選択ステップ２２においてパタンマッチング処理を高速に実行できる。
【００２８】
対象クロック配線選択ステップ２２は、図４に示すように、サブステップ４０〜４４を含んでいる。サブステップ４０では、クロック信号の遅延値の小さい順にクロック配線の順位付け済であるか否かを判断し、順位付け済である場合にはサブステップ４１に進む。
【００２９】
サブステップ４１では、それぞれのクロック配線に対して図５（ｂ）のように、クロック配線３に対応するすべての単位ブロック８について図３のパタンテーブル１０を参照して単位ブロックと内部パタンが一致する配線ブロックを抽出し、そのパタン番号と容量値を単位ブロックの位置情報と対応させてクロックスキュー改善手段３１の記憶部に記憶し、図５（ｃ）に示すように、クロック配線３に対応するすべての単位ブロックの容量値を加算してクロック配線の容量値を算出する。
【００３０】
次に、サブステップ４２で、算出された容量値に基づいてクロック配線毎にクロック信号遅延値を算出し、サブステップ４３で、クロック配線をクロック信号遅延値が最小のクロック配線から最大のクロック配線までクロック信号遅延値にしたがい順位付けして記憶部に記憶する。
【００３１】
サブステップ４３の処理後およびサブステップ４０でクロック配線は順位付け済であると判断された場合にはサブステップ４４に進み、スキュー値判定ステップ２４までの処理が未了のクロック配線のうちでクロック信号遅延値が最小のクロック配線を処理対象クロック配線として選択して対象クロック配線選択ステップ２２を終了する。
【００３２】
図６は、ブロック置換ステップ２３の詳細なフロー図である。処理対象クロック配線のクロック遅延時間を増大させてクロックスキューの改善を図るために、ブロック置換ステップ２３では、サブステップ５１〜５５の処理を行う。各サブステップについて図５およびブロック置換処理を模式的に示す図である図７を参照して説明する。
【００３３】
先ず、サブステップ５１では、図５（ｂ）に示された処理対象クロック配線にかかわる単位ブロック８のうち置換処理が未処理で且つクロック配線３のパスに沿った距離においてＦ／Ｆ２に最も近い単位ブロックを処理対象ブロックとして選択する。
【００３４】
次に、サブステップ５２で、処理対象ブロック内の配線パタンがクロック配線のみで、且つ、処理対象ブロックに隣接する配線グリッドに信号配線パタンがない孤立クロックパタン（図１０（ａ）参照）に該当するか否かを判断し、該当すると判断した場合にはブロック置換ステップ２３を終了する。該当しないと判断した場合にはサブステップ５３へ進む。
【００３５】
サブステップ５３では、処理対象ブロックと内部パタンが一致する配線ブロックを検索する。パタンテーブルに登録された処理対象ブロックと内部パタンが一致する配線ブロックを、図４のサブステップ４１と同様のパタンマッチング処理を実行して新規に抽出しても良いが、サブステップ４１での抽出結果に基づいて予めクロック配線毎に単位ブロックに対応する内部パタンの配線ブロック名を記憶しておき、対象クロック配線名と処理対象ブロックである単位ブロックの位置情報から処理対象ブロックと内部パタンが一致する配線ブロック名を検索しても良い。
【００３６】
次に、サブステップ５４では、検索された配線ブロックよりも容量値が大きく、且つ、処理対象ブロックと置き換え配置が可能な配線ブロックである置換配線ブロックがパタンテーブル１０内に存在するか否かを判断する。パタンテーブル１０には、配線ブロックがクロック配線の寄生容量が小さいものから大きいものへ順番に登録されているので、処理対象ブロックに対応する内部パタンの配線ブロックを基点として配線ブロックを順次取りだし、その内部パタンと処理対象ブロックの内部パタンを置き換えたとしても異なるネット名の配線間のショート等の違反が生じないときに置き換え可能と判断する。置き換え可能な置換配線ブロックが存在しないと判断された場合にはブロック置換ステップ２３を終了し、置換配線ブロックが存在すると判断された場合にはサブステップ５５に進む。
【００３７】
サブステップ５５では、処理対象ブロックの内部パタンを切り取り前記置換配線ブロックの内部パタンと置換する。図５（ａ）のレイアウト結果に対してＦ／Ｆ２に最も近い単位ブロックを処理対象ブロックとしてブロック置換ステップ２３の処理を適用した結果が図７（ａ）であり、配線パタンＷＰ１が付加されてクロック配線３の寄生容量が増加している。内部パタンの置換時に、置換前の処理対象ブロックの内部パタンと置換後の内部パタンとで同一の位置形状の配線パタンには、置換前の処理対象ブロックにおけるそれぞれの配線パタンが属する配線のネット名を継承して付し、新規に付加された配線パタンには、対応すべきネット名を付する。
【００３８】
図８は、スキュー値判定ステップ２４および配線修正ステップ２５の詳細フロー図である。スキュー値判定ステップ２４では、サブステップ６１〜６３の処理を行う。
【００３９】
サブステップ６１では、処理対象クロック配線の寄生容量値を、ブロック置換ステップ２３によって変更された内部パタンに対応する容量値に更新し、クロック信号遅延値を算出する。
【００４０】
次に、サブステップ６２で、サブステップ６１で算出された処理対象クロック配線の遅延値と図４のサブステップ４２で求めた最大のクロック信号遅延値とから処理対象クロック配線のスキュー値を算出し、所定のスキュー目標値以下であるか否かを判断する。スキュー目標値を超えると判断された場合にはブロック置換ステップ２３のサブステップ５１に戻る。処理対象クロック配線のスキュー値がスキュー目標値以下に低減されたと判断される場合にはサブステップ６３に進む。
【００４１】
サブステップ６３では、すべてのクロック配線のクロックスキューが所定のスキュー目標値以下であるか否かを判断する。目標値を超えるクロック配線が存在していると判断された場合には対象クロック配線選択ステップ２２のサブステップ４０に戻る。すべてのクロック配線が目標値以下であると判断されたときにはスキュー値判定ステップ２４を終了する。
【００４２】
図５（ａ）におけるＦ／Ｆ２に最も近い単位ブロックを処理対象ブロックとしてブロック置換ステップ２３を完了した図７（ａ）の状態ではスキュー値が目標値以下にならなかった場合には、サブステップ６２からブロック置換ステップ２３に戻りサブステップ５１でＦ／Ｆ２に２番目に近い単位ブロック８を処理対象ブロックに選択してサブステップ５２〜５５の処理を実行し、図７（ｂ）に示すように、処理対象ブロックの内部パタンに配線パタンＷＰ２を付加してクロック配線３の寄生容量を増大させる。スキュー値判定ステップ２４のサブステップ６１で対象クロック配線のクロック信号遅延値を計算し、サブステップ６２でスキュー値が目標値以下にならなかった場合には、再度サブステップ５１に戻りＦ／Ｆ２から３番目に近い単位ブロックを処理対象ブロックとしてサブステップ５２〜５５の処理を実行し、図７（ｃ）に示すように、配線パタンＷＰ３、ＷＰ４を付加してクロック配線３の寄生容量を増大させる。
【００４３】
このようにしてＦ／Ｆ２から遠い位置の単位ブロックに向かって順次ブロック置換を実行し、サブステップ６２でスキュー値が目標値以下となったときに対象クロック配線についての改善処理を終了し、他にも目標値を超えるスキュー値のクロック配線が存在する場合には対象クロック配線選択ステップ２２に戻りサブステップ４４で次の処理対象クロック配線として選択して改善処理する。
【００４４】
すべてのクロック配線のスキュー値が所定のスキュー目標値以下に改善されたのちには、配線修正ステップ２５で、単位ブロックの置換結果に基づきクロック配線の周囲の配線修正を実行する。このとき、置換処理済みの単位ブロックの内部パタンに関しては配線パタンの位置を固定し、それぞれの配線パタンに付されたネット名が同一の配線パタン同士を接続したのち、単位ブロックの外部の信号配線で不要となった配線があれば除去してクロックスキュー改善処理１６を終了する。
【００４５】
図７（ｄ）は、配線修正ステップ２５を完了した改善処理後のレイアウトパタン図であり、図５（ａ）の改善処理前のレイアウトパタン図と比較してクロック配線３と配線パタンＷＰ１，ＷＰ２，ＷＰ３，ＷＰ４等との結合容量が付加されている。以上の説明から明らかなように、寄生容量の単位ブロック単位で増加させられるので、配線グリッドを用いている場合においてもクロック遅延を精度良く調整でき、クロックスキュー低減が可能となる。
【００４６】
図９は、本発明の第２の実施例におけるブロック置換ステップ２３ａのフロー図である。ブロック置換ステップ２３ａでは、処理対象ブロック内の配線パタンがクロック配線のみで、且つ、処理対象ブロックに隣接する配線グリッドに信号配線パタンがない孤立クロックパタンに該当する場合に、図１０の孤立クロック配線の改善模式図に示すようにして対象クロック配線の容量を増加させる。このために、図９のブロック置換ステップ２３ａには、図６のブロック置換ステップ２３に含まれるサブステップ５１〜５５に加えてサブステップ５６が追加されている。サブステップ５１〜５５については図６のブロック置換ステップ２３と同一であり、図１のレイアウト設計フロー図でブロック置換ステップ２３と置き換えることができる。
【００４７】
ブロック置換ステップ２３ａにおいては、サブステップ５２で図１０（ａ）のクロック配線３のように単位ブロック３内に他の信号配線がなく、単位ブロック３に隣接する外部の配線グリッド上においても信号配線が散在しない孤立クロックパタンに該当する場合にサブステップ５６に進み、図１０（ｂ）に示すように、処理対象ブロックである単位ブロック８をクロック配線パタンの両側に電源線パタン９または接地線パタンが配置された配線ブロックに置換する。
【００４８】
サブステップ５６が追加されたことにより、Ｆ／Ｆ２のクロック入力端子付近のクロック配線が孤立して配線されている場合においても寄生容量の大きい配線ブロックに置換することができるのでクロック遅延時間の調整範囲が広くなるという利点が生じる。電源線パタン９または接地線パタンは、配線修正ステップ２５で、図１０（ｃ）に示すように、Ｆ／Ｆ２の内部電源線または内部接地線に接続する。
【００４９】
【発明の効果】
以上に説明したように、本発明を適用することにより、クロック配線専用の配線層を用いなくともクロック信号の遅延が等しくなるように調整でき、また、配線グリッドを用いて配線する場合においてもクロック遅延を精度良く調整できるので、ＬＳＩの配置配線後にクロックスキューの改善が必要となったときに、ＬＳＩ全体の配置配線を再実行することなく容易且つ確実にクロックスキューを低減することができる。
【図面の簡単な説明】
【図１】本発明のクロックスキュー改善処理を含むレイアウト設計フロー図である。
【図２】クロックスキュー改善手段の構成図である。
【図３】パタンテーブルの登録内容の一例を示す図である。
【図４】配線パタン分割ステップおよび対象クロック配線選択ステップの詳細なフロー図である。
【図５】配線パタン分割ステップの処理を模式的に説明する図である。
【図６】ブロック置換ステップの詳細なフロー図である。
【図７】ブロック置換の処理を模式的に示す図である
【図８】スキュー値判定ステップおよび配線修正ステップの詳細フロー図である。
【図９】本発明の第２の実施例におけるブロック置換ステップのフロー図である。
【図１０】孤立クロック配線の改善処理を模式的に示す図である。
【図１１】ＣＴＳを用いたレイアウト設計フロー図である。
【図１２】ＣＴＳ配線の模式図およびその問題点を説明する図である。
【図１３】第２の従来例とその問題点を説明する図である。
【符号の説明】
１ルートバッファ
２Ｆ／Ｆ
３クロック配線
７配線ブロック
８単位ブロック
１０パタンテーブル
１１セル配置ステップ
１２ＣＴＳ配線ステップ
１３信号系配線ステップ
１４クロックスキュー計算ステップ
１５，１５ａクロックスキュー合否判定ステップ
１６クロックスキュー改善処理ステップ
２１パタン分割ステップ
２２対象クロック配線選択ステップ
２３，２３ａブロック置換ステップ
２４スキュー値判定ステップ
２５配線修正ステップ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock skew improvement method, and more particularly to a clock skew improvement method suitable for skew improvement after laying out an LSI chip.
[0002]
[Prior art]
In the layout of an LSI chip, in order to reduce a phase shift (clock skew) of a clock signal supplied between a plurality of sequential circuits such as flip-flops (hereinafter abbreviated as F / F) scattered in the chip, Clock tree synthesis (hereinafter abbreviated as CTS), in which clock signal lines from a root buffer to an F / F are branched in a tree shape and arranged and wired to have equal lengths, is widely used.
[0003]
FIG. 11 is a flowchart of a layout design using CTS. In the cell placement step 11, basic circuit cells are placed according to the circuit connection information of the LSI. In the CTS wiring step 12, a clock signal is wired so that the route buffer and each F / F are adjusted to have the same length by referring to information on the capacitance value and the resistance value per unit length of the metal wiring. In the signal wiring step 13, wiring of signals other than the clock signal is executed in accordance with the circuit connection information. In the clock skew calculation step 14, the clock delay from the root buffer to the F / F is calculated for each signal path to the F / F. Then, a clock skew value is calculated from the maximum value and the minimum value of the clock delay. In the clock skew pass / fail determination step 15a, it is determined whether or not the calculated clock skew value is equal to or less than a preset target value. If the clock skew value is equal to or less than the target value, the layout design is completed and the process proceeds to the next design step, design verification. If the clock skew value exceeds the target value, the process returns to the CTS wiring step 12 and is executed again.
[0004]
FIG. 12A is a schematic diagram of the CTS wiring. The clock signal is supplied from the clock input pin CIN to the route buffer 1, and is supplied from the route buffer 1 to the plurality of F / Fs 2 by the clock wiring 3 having an equal length.
[0005]
The method of wiring the clock system using the CTS of FIG. 1 is very effective for a generation having relatively loose design rules, that is, a generation in which the area of the bottom surface of the metal wiring is much larger than the area of the side surface. And the clock skew value hardly exceeded the target value.
[0006]
However, in recent years, with the progress of miniaturization, the area of the side surface of the metal wiring has become equal to or larger than the area of the bottom surface, and therefore, as shown in FIG. In the situation where the coupling capacitance C2 to the adjacent signal wiring is becoming more dominant than the bottom capacitance C1, even if the CTS is executed to adjust the wiring length to the same length, the wiring is performed in the next signal wiring step 13. Depending on the magnitude of the coupling capacitance C2 between the adjacent signal wiring 7 and the clock wiring 3, the parasitic capacitance value of the clock wiring changes greatly. As a result, the clock skew value increases and the number of cases where the CTS needs to be re-executed after exceeding the target value is increasing. However, even if the CTS is re-executed, there is no guarantee that the CTS will be surely improved. In many cases, complicated corrections have to be performed manually, and in any case, there has been a problem that the design efficiency is reduced and the design period is extended.
[0007]
To solve this problem, Japanese Patent Application Laid-Open No. 10-135342 discloses a technique of providing a wiring layer dedicated to clock wiring. Wiring the clock wiring on a dedicated wiring layer makes it possible to eliminate adjacent signal wiring. However, when a dedicated wiring layer is provided as in the first conventional example, the number of manufacturing steps inevitably increases, and the manufacturing cost of the LSI increases, which is not preferable.
[0008]
As a second conventional example, Japanese Patent Application Laid-Open No. 9-283715 discloses that the delay of a clock signal is adjusted by adjusting the distance between each clock wiring and an adjacent signal wiring to increase or decrease the coupling capacitance after wiring is completed. A technique for improving a clock skew value is described. As shown in FIG. 13A, the delay value of the clock signal is adjusted by adjusting the interval between the clock wiring 3 and the adjacent signal wiring 70.
[0009]
The second conventional example is extremely effective when a wiring method in which a wiring grid is not set at the time of wiring is performed, because the interval between the clock wiring 3 and the adjacent signal wiring 70 can be finely adjusted.
[0010]
[Problems to be solved by the invention]
However, in many automatic placement and routing systems, a method of wiring on a preset wiring grid is adopted in order to improve the execution speed of the wiring processing, and compared with FIGS. 13B and 13C. As shown, when the wiring grid is set, the second conventional example has a problem that it is difficult to finely adjust the parasitic capacitance. That is, as shown in FIG. 13B, assuming that the clock wiring 3 and the adjacent signal wiring 70 are wired on the wiring grid of the wiring pitch Px, and both the wiring width and the wiring interval are D, FIG. In FIG. 13C in which the distance between the clock wiring 3 and the adjacent signal wiring 7 is D, the adjacent signal wiring 7 is moved by one wiring grid (one wiring pitch) in FIG. The distance from the signal wiring 70 is 3D. As described above, the clock delay value is increased at a triple interval, so that a fine adjustment of the clock delay value cannot be performed, and the skew cannot be easily improved.
[0011]
SUMMARY OF THE INVENTION It is an object of the present invention to make it possible to adjust clock signal delays to be equal without using a wiring layer dedicated to clock wiring, and to accurately adjust clock delay even when wiring is performed using a wiring grid, thereby achieving clock skew. The present invention relates to a clock skew improvement method that can be reduced.
[0012]
[Means for Solving the Problems]
Pattern clock skew improved method of the present invention, which stores the value of capacitance parasitic on the clock wire according to wiring block and wiring block name and an internal pattern that have a internal pattern consisting clock wiring patterns and the surrounding wiring pattern A clock skew improvement method for reducing skew between respective clock wirings from a route buffer laid out on an LSI chip to clock terminals of a plurality of sequential circuits using a table,
A first step of dividing a region along a wiring path into a plurality of unit blocks having the same outer shape as the wiring block for each clock wiring;
Referring to the pattern table, a clock signal delay value for each clock wiring is calculated, and a clock wiring having a smaller clock delay value than a value obtained by subtracting a target clock skew value from a maximum clock signal delay value is extracted. A second step of selecting as a clock wiring to be processed for skew improvement;
A third step of searching for a wiring block having the same internal pattern for each unit block for the processing target clock wiring, and replacing the internal pattern of the unit block with an internal pattern of a wiring block having a larger capacitance value than the searched wiring block ; the it has.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, the present invention will be described in detail with reference to the drawings. FIG. 1 is a layout design flowchart including a clock skew improvement process 16 according to an embodiment of the present invention.
[0014]
In FIG. 1, a cell layout step 11 to a clock skew calculation step 14 are the same as the conventional layout design flow shown in FIG. 11. In the cell layout step 11, basic circuit cells are arranged according to the circuit connection information of the LSI. In the CTS wiring step 12, a clock signal is wired so as to make the length between the route buffer and each F / F equal, and in the signal system wiring step 13, signals other than the clock signal are wired according to the circuit connection information. Is performed, and in a clock skew calculation step 14, a clock delay from the root buffer to the F / F is calculated for each signal path to the F / F, and a clock skew value is calculated from the maximum value and the minimum value of the clock delay.
[0015]
In a clock skew pass / fail determination step 15, it is determined whether or not the calculated clock skew value is equal to or less than a preset target value. If the clock skew value is equal to or less than the target value, the layout design is terminated and the next design step is performed. When the value exceeds the target value, the clock skew improvement processing step 16 is executed.
[0016]
In the clock skew improvement processing step 16, in the wiring block having a small capacitance value, a rectangular wiring block having an internal pattern including a clock wiring pattern and a surrounding wiring pattern is made to correspond to a capacitance value parasitic on the clock wiring according to the internal pattern. Skew between each clock wiring from the route buffer laid out on the LSI chip to the clock terminals of a plurality of sequential circuits such as F / Fs is reduced using the pattern table 10 recorded in the order from the largest wiring block to the largest wiring block. .
[0017]
The clock skew improvement processing step 16 includes, as lower processing steps, a wiring pattern division step 21, a target clock wiring selection step 22, a block replacement step 23, a skew value determination step 24, and a wiring correction step 25. ing.
[0018]
In the wiring pattern dividing step 21, a region along the wiring path is divided into a plurality of unit blocks having the same outer shape as the wiring blocks registered in the pattern table 10 for each clock wiring.
[0019]
In the target clock wiring selection step 22, the clock signal delay value for each clock wiring is calculated with reference to the pattern table, and the clock delay value is calculated by subtracting the target clock skew value from the maximum clock signal delay value. Is extracted and a clock wiring to be subjected to skew improvement is selected.
[0020]
In the block replacement step 23, a wiring block having the same internal pattern for each unit block is searched for the processing target clock wiring, and the internal pattern of the unit block is replaced with the internal pattern of the wiring block having a larger capacitance value than the searched wiring block. Replace.
[0021]
In the skew value determination step 24, a clock signal delay value for each clock wiring is calculated based on the capacitance value of the unit block after replacement, and a clock skew value is determined by comparing with the maximum clock signal delay value. It is determined whether the value is equal to or less than the value.
[0022]
In the wiring correction step 25, wiring correction around the clock wiring is performed based on the replacement result of the unit block.
[0023]
FIG. 2 is a configuration diagram of the clock skew improvement unit 31 that executes the clock skew improvement processing step 16. The clock skew improving unit 31 includes a CPU that executes logical operations and numerical operations necessary for the clock skew improving process, a wiring pattern dividing step 21, a target clock wiring selecting step 22, a block replacing step 23, a skew value determining step 24, It has a storage unit for storing a program for realizing the function of the wiring correction step 25 and data being processed, and inputs the LSI arrangement and wiring result 32 created by the layout design up to the clock skew pass / fail determination step 15. The clock skew improvement process from the wiring pattern division step 21 to the wiring correction step 25 is executed with reference to the pattern table 10, and a part of the wiring around the clock wiring is corrected so that the clock skew value is within the target value. The skew-improved placement and routing result 33 is output. It is possible to control the processing operation of the clock skew improvement unit 31, modify and change the processing data, display the processing result, etc. from the outside through the input / output / display unit 34.
[0024]
FIG. 3 is a diagram illustrating an example of registered contents of the pattern table 10. Inside the pattern table 10, a wiring block name, a wiring block 7 including the clock wiring pattern 3 and surrounding signal wiring patterns as internal patterns, and a capacitance value parasitic on the clock wiring pattern 3 are registered in correspondence with each other. They are arranged in order from an internal pattern having a small capacitance value to an internal pattern having a large capacitance value. The internal pattern of the wiring block 7 includes the wiring pattern in the wiring block 7 and the wiring pattern of the wiring whose center line coincides with the outer boundary of the wiring block 7.
[0025]
FIG. 4 is a detailed flowchart of the wiring pattern division step 21 and the target clock wiring selection step 22. FIG. 5 is a diagram schematically illustrating the processing of the wiring pattern division step 21.
[0026]
In the wiring pattern dividing step 21, as shown in the layout pattern diagram of FIG. 5A, for each of the clock wirings connecting the route buffer 1 and the F / F 2, an area along the wiring path of the clock wiring 3 is shown. As shown in FIG. 5B, the data is divided into a plurality of unit blocks 8 having the same outer shape as the wiring block 7 registered in the pattern table 10 and recorded in correspondence with each clock wiring. Similarly to the case of the wiring block 7, the internal pattern of the unit block 8 includes the wiring pattern included in the unit block 8 and the wiring pattern of the wiring whose center line coincides with the outer boundary of the unit block 8. In FIG. 5, reference numeral 4 denotes a metal wiring pattern, reference numeral 5 denotes an upper metal wiring pattern, and reference numeral 6 denotes a through hole pattern for connecting the metal wiring 4 and the upper metal wiring 5.
[0027]
Although the size of the wiring block 7 can be set arbitrarily, in the description after FIG. 5, two wiring grids in the X direction (that is, twice the wiring pitch Py of the Y direction wiring) and the Y direction are used. This is equivalent to two wiring grids (that is, twice the wiring pitch Px of the X-directional wiring). By using a small wiring block having two wiring grids in both the X direction and the Y direction, the types of wiring blocks registered in the pattern table 10 can be reduced. Can be executed.
[0028]
The target clock wiring selection step 22 includes sub-steps 40 to 44 as shown in FIG. In sub-step 40, it is determined whether or not the clock wirings have been ranked in ascending order of the delay value of the clock signal. If the clock wiring has been ranked, the process proceeds to sub-step 41.
[0029]
In the sub-step 41, as shown in FIG. 5B, the unit block and the internal pattern of all the unit blocks 8 corresponding to the clock wiring 3 match with reference to the pattern table 10 of FIG. A wiring block to be extracted is extracted, and its pattern number and capacitance value are stored in the storage unit of the clock skew improving unit 31 in association with the position information of the unit block, and as shown in FIG. Then, the capacitance values of all the unit blocks are added to calculate the capacitance value of the clock wiring.
[0030]
Next, in a sub-step 42, a clock signal delay value is calculated for each clock wiring based on the calculated capacitance value, and in a sub-step 43, the clock wiring is changed from the clock wiring with the smallest clock signal delay value to the maximum clock wiring. The order is determined according to the clock signal delay value and stored in the storage unit.
[0031]
After the processing in the sub-step 43 and when it is determined in the sub-step 40 that the clock wiring has been ranked, the processing proceeds to the sub-step 44, in which the clock wiring among the clock wirings whose processing up to the skew value determination step 24 has not been completed is The clock wiring with the smallest signal delay value is selected as the clock wiring to be processed, and the target clock wiring selection step 22 is completed.
[0032]
FIG. 6 is a detailed flowchart of the block replacement step 23. In order to improve the clock skew by increasing the clock delay time of the clock wiring to be processed, the sub-steps 51 to 55 are performed in the block replacement step 23. Each sub-step will be described with reference to FIG. 5 and FIG. 7, which is a diagram schematically showing the block replacement process.
[0033]
First, in the sub-step 51, of the unit blocks 8 related to the clock wiring to be processed shown in FIG. 5B, the replacement processing is not performed and is closest to the F / F2 in the distance along the path of the clock wiring 3. A unit block is selected as a processing target block.
[0034]
Next, in sub-step 52, the wiring pattern in the processing target block corresponds to an isolated clock pattern (see FIG. 10A) in which the wiring pattern is only clock wiring and there is no signal wiring pattern in a wiring grid adjacent to the processing target block. It is determined whether or not to perform the block replacement. If it is determined that the block replacement is performed, the block replacement step 23 ends. If it is determined that the condition is not satisfied, the process proceeds to sub-step 53.
[0035]
In a sub-step 53, a wiring block whose internal pattern matches the processing target block is searched. A wiring block having the same internal pattern as the processing target block registered in the pattern table may be newly extracted by executing a pattern matching process similar to the sub-step 41 of FIG. The wiring block name of the internal pattern corresponding to the unit block is stored in advance for each clock wiring based on the result, and the processing target block and the internal pattern match from the target clock wiring name and the position information of the unit block that is the processing target block. The name of the wiring block to be used may be searched.
[0036]
Next, in sub-step 54, it is determined whether or not a replacement wiring block having a larger capacitance value than the searched wiring block and being a wiring block that can be replaced and disposed with the processing target block exists in the pattern table 10. to decide. In the pattern table 10, the wiring blocks are registered in order from the one with the smallest parasitic capacitance of the clock wiring to the one with the largest parasitic capacitance. Therefore, the wiring blocks are sequentially taken out from the wiring block of the internal pattern corresponding to the processing target block as a base point. Even if the internal pattern and the internal pattern of the block to be processed are replaced, it is determined that replacement is possible when there is no violation such as a short circuit between wires having different net names. If it is determined that there is no replaceable replacement wiring block, the block replacement step 23 is ended. If it is determined that there is a replacement wiring block, the process proceeds to sub-step 55.
[0037]
In sub-step 55, the internal pattern of the block to be processed is cut out and replaced with the internal pattern of the replacement wiring block. FIG. 7A shows the result of applying the processing of the block replacement step 23 to the layout result of FIG. 5A with the unit block closest to F / F2 as the processing target block, and the wiring pattern WP1 is added. The parasitic capacitance of the clock wiring 3 has increased. When replacing the internal pattern, the wiring pattern having the same position and shape as the internal pattern of the processing target block before replacement and the internal pattern after replacement has the net name of the wiring to which each wiring pattern in the processing target block before replacement belongs. And a newly added wiring pattern is given a net name to be dealt with.
[0038]
FIG. 8 is a detailed flowchart of the skew value determination step 24 and the wiring correction step 25. In the skew value determination step 24, the processing of sub-steps 61 to 63 is performed.
[0039]
In sub-step 61, the parasitic capacitance value of the clock wiring to be processed is updated to the capacitance value corresponding to the internal pattern changed in block replacement step 23, and the clock signal delay value is calculated.
[0040]
Next, in sub-step 62, a skew value of the clock wiring to be processed is calculated from the delay value of the clock wiring to be processed calculated in sub-step 61 and the maximum clock signal delay value obtained in sub-step 42 of FIG. Is determined to be equal to or less than a predetermined skew target value. If it is determined that the skew target value is exceeded, the process returns to the sub-step 51 of the block replacement step 23. When it is determined that the skew value of the clock wiring to be processed has been reduced to the skew target value or less, the process proceeds to sub-step 63.
[0041]
In sub-step 63, it is determined whether or not the clock skew of all the clock wirings is equal to or less than a predetermined skew target value. If it is determined that there is a clock wiring exceeding the target value, the process returns to the sub-step 40 of the target clock wiring selection step 22. When it is determined that all the clock wirings are equal to or less than the target value, the skew value determination step 24 ends.
[0042]
In the state of FIG. 7A in which the block replacement step 23 is completed with the unit block closest to F / F2 in FIG. 5A as the processing target block, if the skew value does not become less than the target value, the sub-step From step 62, the process returns to the block replacement step 23, and in step 51, the unit block 8 second closest to the F / F 2 is selected as the processing target block, and the processing in steps 52 to 55 is executed. As shown in FIG. Then, the wiring pattern WP2 is added to the internal pattern of the processing target block to increase the parasitic capacitance of the clock wiring 3. In substep 61 of the skew value determination step 24, the clock signal delay value of the target clock wiring is calculated. If the skew value does not become equal to or smaller than the target value in substep 62, the process returns to substep 51 and returns from F / F2 The processing of sub-steps 52 to 55 is executed with the unit block closest to the third as a processing target block, and wiring patterns WP3 and WP4 are added to increase the parasitic capacitance of the clock wiring 3 as shown in FIG. .
[0043]
In this way, the block replacement is sequentially performed toward the unit block located far from the F / F2, and when the skew value becomes equal to or less than the target value in the sub-step 62, the improvement processing for the target clock wiring is terminated. If there is a clock line having a skew value exceeding the target value, the process returns to the target clock line selection step 22 and is selected as the next processing target clock line in the sub-step 44 to perform an improvement process.
[0044]
After the skew values of all the clock wirings have been improved to the predetermined skew target value or less, in a wiring correction step 25, wiring correction around the clock wiring is executed based on the replacement result of the unit block. At this time, the position of the wiring pattern is fixed with respect to the internal pattern of the unit block after the replacement processing, and after connecting the wiring patterns with the same net name to each wiring pattern, the signal wiring outside the unit block is connected. If there is no unnecessary wiring, the clock skew improvement processing 16 is terminated.
[0045]
FIG. 7D is a layout pattern diagram after the improvement processing in which the wiring correction step 25 has been completed. Compared with the layout pattern diagram before the improvement processing in FIG. 5A, the clock wiring 3 and the wiring patterns WP1 and WP2 are compared. , WP3, WP4, etc. are added. As is clear from the above description, since the parasitic capacitance can be increased in the unit block unit, the clock delay can be adjusted with high accuracy even when the wiring grid is used, and the clock skew can be reduced.
[0046]
FIG. 9 is a flowchart of the block replacement step 23a in the second embodiment of the present invention. In the block replacement step 23a, when the wiring pattern in the processing target block is only the clock wiring and corresponds to the isolated clock pattern having no signal wiring pattern in the wiring grid adjacent to the processing target block, the isolated clock wiring in FIG. The capacity of the target clock wiring is increased as shown in FIG. For this reason, a sub-step 56 is added to the block replacement step 23a of FIG. 9 in addition to the sub-steps 51 to 55 included in the block replacement step 23 of FIG. The sub-steps 51 to 55 are the same as the block replacement step 23 of FIG. 6, and can be replaced with the block replacement step 23 in the layout design flowchart of FIG.
[0047]
In the block replacement step 23a, there is no other signal wiring in the unit block 3 as in the clock wiring 3 of FIG. 10A in the sub-step 52, and the signal wiring is also provided on an external wiring grid adjacent to the unit block 3. If it corresponds to an isolated clock pattern that is not scattered, the process proceeds to sub-step 56, and as shown in FIG. 10B, the unit block 8 to be processed is provided with a power line pattern 9 or a ground line pattern Is replaced with the wiring block in which is arranged.
[0048]
With the addition of the sub-step 56, even when the clock wiring near the clock input terminal of the F / F2 is isolated, it can be replaced with a wiring block having a large parasitic capacitance, so that the clock delay time is adjusted. The advantage of a wider range arises. The power supply line pattern 9 or the ground line pattern is connected to the internal power supply line or the internal ground line of the F / F 2 as shown in FIG.
[0049]
【The invention's effect】
As described above, by applying the present invention, it is possible to adjust the delay of the clock signal to be equal without using a wiring layer dedicated to the clock wiring, and to control the clock even when wiring is performed using the wiring grid. Since the delay can be adjusted with high accuracy, when the clock skew needs to be improved after the placement and wiring of the LSI, the clock skew can be easily and reliably reduced without re-executing the placement and wiring of the entire LSI.
[Brief description of the drawings]
FIG. 1 is a layout design flowchart including a clock skew improvement process of the present invention.
FIG. 2 is a configuration diagram of a clock skew improvement unit.
FIG. 3 is a diagram showing an example of registered contents of a pattern table.
FIG. 4 is a detailed flowchart of a wiring pattern dividing step and a target clock wiring selecting step.
FIG. 5 is a diagram schematically illustrating processing of a wiring pattern division step.
FIG. 6 is a detailed flowchart of a block replacement step.
FIG. 7 is a diagram schematically illustrating a block replacement process. FIG. 8 is a detailed flowchart of a skew value determination step and a wiring correction step.
FIG. 9 is a flowchart of a block replacement step in the second embodiment of the present invention.
FIG. 10 is a diagram schematically illustrating processing for improving isolated clock wiring.
FIG. 11 is a flowchart of a layout design using CTS.
FIG. 12 is a schematic diagram of a CTS wiring and a diagram for explaining its problems.
FIG. 13 is a diagram illustrating a second conventional example and its problems.
[Explanation of symbols]
1 route buffer 2 F / F
3 Clock Wiring 7 Wiring Block 8 Unit Block 10 Pattern Table 11 Cell Arrangement Step 12 CTS Wiring Step 13 Signal System Wiring Step 14 Clock Skew Calculation Step 15, 15a Clock Skew Pass / Fail Judgment Step 16 Clock Skew Improvement Processing Step 21 Pattern Division Step 22 Target Clock wiring selection step 23, 23a Block replacement step 24 Skew value determination step 25 Wiring correction step

Claims

クロック配線パタンおよび周囲の配線パタンからなる内部パタンを有する配線ブロック、および配線ブロック名と内部パタンに応じてクロック配線に寄生する容量値を記憶したパタンテーブルを用いて、ＬＳＩチップにレイアウトされたルートバッファから複数の順序回路のクロック端子までのそれぞれのクロック配線間のスキューを低減するクロックスキュー改善方法であって、
それぞれのクロック配線について配線パスに沿った領域を配線ブロックと同一外形を有する複数の単位ブロックに分割する第１のステップと、
前記パタンテーブルを参照してそれぞれのクロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値から目標クロックスキュー値を減算して得た値よりもクロック遅延値が小さいクロック配線を抽出してスキュー改善の処理対象クロック配線として選択する第２のステップと、
前記処理対象クロック配線について単位ブロック毎に内部パタンが一致する配線ブロックを検索し単位ブロックの内部パタンを検索された配線ブロックよりも容量値の大きい配線ブロックの内部パタンに置換する第３のステップと、を有することを特徴とするクロックスキュー改善方法。Using a pattern table storing the value of capacitance parasitic on the clock wire according to wiring block and wiring block name and an internal pattern that have a internal pattern consisting clock wiring patterns and the surrounding wiring pattern, layout LSI chip A clock skew improvement method for reducing a skew between respective clock wirings from a route buffer to a clock terminal of a plurality of sequential circuits,
A first step of dividing a region along a wiring path into a plurality of unit blocks having the same outer shape as the wiring block for each clock wiring;
Referring to the pattern table, a clock signal delay value for each clock wiring is calculated, and a clock wiring having a smaller clock delay value than a value obtained by subtracting a target clock skew value from a maximum clock signal delay value is extracted. A second step of selecting as a clock wiring to be processed for skew improvement;
A third step of searching for a wiring block having the same internal pattern for each unit block for the processing target clock wiring, and replacing the internal pattern of the unit block with an internal pattern of a wiring block having a larger capacitance value than the searched wiring block ; clock skew improved method characterized by having a.

クロック配線パタンおよび周囲の配線パタンからなる内部パタンを有する方形の配線ブロックおよび配線ブロック名と内部パタンに応じてクロック配線に寄生する容量値とを対応させて容量値が小さい配線ブロックから大きい配線ブロックへの順序で記録したパタンテーブルを用いて、ＬＳＩチップにレイアウトされたルートバッファから複数の順序回路のクロック端子までのそれぞれのクロック配線間のスキューを低減するクロックスキュー改善方法であって、
それぞれのクロック配線について配線パスに沿った領域を配線ブロックと同一外形を有する複数の単位ブロックに分割する第１のステップと、
前記パタンテーブルを参照してそれぞれのクロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値から目標クロックスキュー値を減算して得た値よりもクロック遅延値が小さいクロック配線を抽出してスキュー改善の処理対象クロック配線として選択する第２のステップと、
前記処理対象クロック配線について単位ブロック毎に内部パタンが一致する配線ブロックを検索し単位ブロックの内部パタンを検索された配線ブロックよりも容量値の大きい配線ブロックの内部パタンに置換する第３のステップと、
置換後の単位ブロックの容量値に基づいて各クロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値と比較してクロックスキュー値を求め所定のスキュー目標値以下となったか否かを判断する第４のステップと、
単位ブロックの置換結果に基づきクロック配線の周囲の配線修正を実行する第５のステップとを有し、
前記第２のステップが、それぞれのクロック配線に対して、対応するすべての単位ブロックについてパタンテーブルを参照して単位ブロックと内部パタンが一致する配線ブロックを検出し該配線ブロックに対応する容量値を抽出して加算しクロック配線の容量値を算出する第１のサブステップと、
算出された容量値に基づいてクロック配線毎にクロック信号遅延値を算出する第２のサブステップと、
クロック配線をクロック信号遅延値が最小のクロック配線から最大のクロック配線までクロック信号遅延値にしたがい順位付けする第３のサブステップと、
前記第４のステップまでの処理が未了のクロック配線のうちクロック信号遅延値が最小のクロック配線を処理対象クロック配線として選択する第４のサブステップとを有することを特徴とするクロックスキュー改善方法。 A rectangular wiring block having an internal pattern composed of a clock wiring pattern and a surrounding wiring pattern, and a wiring block having a small capacitance value and a wiring block having a large capacitance value corresponding to the wiring block name and the parasitic capacitance of the clock wiring according to the internal pattern. A clock skew improvement method for reducing a skew between respective clock wirings from a route buffer laid out on an LSI chip to clock terminals of a plurality of sequential circuits using a pattern table recorded in the order of
A first step of dividing a region along a wiring path into a plurality of unit blocks having the same outer shape as the wiring block for each clock wiring;
Referring to the pattern table, a clock signal delay value for each clock wiring is calculated, and a clock wiring having a smaller clock delay value than a value obtained by subtracting a target clock skew value from a maximum clock signal delay value is extracted. A second step of selecting as a clock wiring to be processed for skew improvement;
A third step of searching for a wiring block having the same internal pattern for each unit block for the processing target clock wiring, and replacing the internal pattern of the unit block with an internal pattern of a wiring block having a larger capacitance value than the searched wiring block; ,
Calculate the clock signal delay value for each clock wiring based on the capacitance value of the unit block after replacement and compare it with the maximum clock signal delay value to determine the clock skew value and determine whether it is below a predetermined skew target value A fourth step,
A fifth step of performing a wiring correction around the clock wiring based on the replacement result of the unit block,
In the second step, for each clock wiring, a wiring block having the same internal pattern as the unit block is detected with reference to the pattern table for all corresponding unit blocks, and a capacitance value corresponding to the wiring block is determined. A first sub-step of extracting and adding and calculating the capacitance value of the clock wiring;
A second sub-step of calculating a clock signal delay value for each clock wiring based on the calculated capacitance value;
A third sub-step of ranking the clock wiring according to the clock signal delay value from the clock wiring having the smallest clock signal delay value to the clock wiring having the largest clock signal delay value;
Clock skew improved method characterized by having a fourth sub-step of the clock signal delay value of the clock routing processing incomplete until the fourth step is selected for processing clock wiring minimal clock routing .

クロック配線パタンおよび周囲の配線パタンからなる内部パタンを有する方形の配線ブロックおよび配線ブロック名と内部パタンに応じてクロック配線に寄生する容量値とを対応させて容量値が小さい配線ブロックから大きい配線ブロックへの順序で記録したパタンテーブルを用いて、ＬＳＩチップにレイアウトされたルートバッファから複数の順序回路のクロック端子までのそれぞれのクロック配線間のスキューを低減するクロックスキュー改善方法であって、
それぞれのクロック配線について配線パスに沿った領域を配線ブロックと同一外形を有する複数の単位ブロックに分割する第１のステップと、
前記パタンテーブルを参照してそれぞれのクロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値から目標クロックスキュー値を減算して得た値よりもクロック遅延値が小さいクロック配線を抽出してスキュー改善の処理対象クロック配線として選択する第２のステップと、
前記処理対象クロック配線について単位ブロック毎に内部パタンが一致する配線ブロックを検索し単位ブロックの内部パタンを検索された配線ブロックよりも容量値の大きい配線ブロックの内部パタンに置換する第３のステップと、
置換後の単位ブロックの容量値に基づいて各クロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値と比較してクロックスキュー値を求め所定のスキュー目標値以下となったか否かを判断する第４のステップと、
単位ブロックの置換結果に基づきクロック配線の周囲の配線修正を実行する第５のステップとを有し、
前記第３のステップが、処理対象クロック配線にかかわる単位ブロックのうち置換処理が未処理で且つクロック配線のパスに沿った距離において順序回路に最も近い単位ブロックを処理対象ブロックとして選択する第１のサブステップと、
前記処理対象ブロック内の配線パタンがクロック配線のみで且つ前記処理対象ブロックに隣接する配線グリッドに信号配線パタンがない孤立クロックパタンに該当するか否かを判断し該当すると判断したときには前記第３のステップを終了する第２のサブステップと、
前記第２のサブステップで孤立クロックパタンに該当しないと判断されたときに進み、前記処理対象ブロックと内部パタンが一致する配線ブロックを検索する第３のサブステップと、
検索された配線ブロックよりも容量値が大きく且つ置き換え配置が可能な置換配線ブロックが前記パタンテーブル内に存在するか否かを判断し存在しないと判断したときには前記第３のステップを終了する第４のサブステップと、
前記第４のサブステップで存在すると判断されたときに進み、前記処理対象ブロックの内部パタンを切り取り前記置換配線ブロックの内部パタンと置換する第５のサブステップとを有することを特徴とするクロックスキュー改善方法。 A rectangular wiring block having an internal pattern composed of a clock wiring pattern and a surrounding wiring pattern, and a wiring block having a small capacitance value and a wiring block having a large capacitance value corresponding to the wiring block name and the parasitic capacitance of the clock wiring according to the internal pattern. A clock skew improvement method for reducing a skew between respective clock wirings from a route buffer laid out on an LSI chip to clock terminals of a plurality of sequential circuits using a pattern table recorded in the order of
A first step of dividing a region along a wiring path into a plurality of unit blocks having the same outer shape as the wiring block for each clock wiring;
Referring to the pattern table, a clock signal delay value for each clock wiring is calculated, and a clock wiring having a smaller clock delay value than a value obtained by subtracting a target clock skew value from a maximum clock signal delay value is extracted. A second step of selecting as a clock wiring to be processed for skew improvement;
A third step of searching for a wiring block having the same internal pattern for each unit block for the processing target clock wiring, and replacing the internal pattern of the unit block with an internal pattern of a wiring block having a larger capacitance value than the searched wiring block; ,
Calculate the clock signal delay value for each clock wiring based on the capacitance value of the unit block after replacement and compare it with the maximum clock signal delay value to determine the clock skew value and determine whether it is below a predetermined skew target value A fourth step,
A fifth step of performing a wiring correction around the clock wiring based on the replacement result of the unit block,
The third step is a first step of selecting a unit block, which has not been subjected to the replacement process and is closest to the sequential circuit at a distance along a path of the clock wiring, from the unit blocks related to the processing target clock wiring as a processing target block. Sub-steps,
It is determined whether or not the wiring pattern in the processing target block corresponds to only the clock wiring and an isolated clock pattern in which there is no signal wiring pattern in the wiring grid adjacent to the processing target block. A second sub-step ending the step;
A third sub-step which proceeds when it is determined in the second sub-step that the pattern does not correspond to an isolated clock pattern, and searches for a wiring block whose internal pattern matches the processing target block;
It is determined whether or not a replacement wiring block having a larger capacitance value than the searched wiring block and capable of replacement placement exists in the pattern table. If it is determined that no replacement wiring block exists, the third step is terminated. Sub-steps,
A clock skew which proceeds when it is determined in the fourth sub-step that the internal pattern of the block to be processed is cut and replaced with an internal pattern of the replacement wiring block. How to improve.

クロック配線パタンおよび周囲の配線パタンからなる内部パタンを有する方形の配線ブロックおよび配線ブロック名と内部パタンに応じてクロック配線に寄生する容量値とを対応させて容量値が小さい配線ブロックから大きい配線ブロックへの順序で記録したパタンテーブルを用いて、ＬＳＩチップにレイアウトされたルートバッファから複数の順序回路のクロック端子までのそれぞれのクロック配線間のスキューを低減するクロックスキュー改善方法であって、
それぞれのクロック配線について配線パスに沿った領域を配線ブロックと同一外形を有する複数の単位ブロックに分割する第１のステップと、
前記パタンテーブルを参照してそれぞれのクロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値から目標クロックスキュー値を減算して得た値よりもクロック遅延値が小さいクロック配線を抽出してスキュー改善の処理対象クロック配線として選択する第２のステップと、
前記処理対象クロック配線について単位ブロック毎に内部パタンが一致する配線ブロックを検索し単位ブロックの内部パタンを検索された配線ブロックよりも容量値の大きい配線ブロックの内部パタンに置換する第３のステップと、
置換後の単位ブロックの容量値に基づいて各クロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値と比較してクロックスキュー値を求め所定のスキュー目標値以下となったか否かを判断する第４のステップと、
単位ブロックの置換結果に基づきクロック配線の周囲の配線修正を実行する第５のステップとを有し、
前記第３のステップが、処理対象クロック配線にかかわる単位ブロックのうち置換処理が未処理で且つクロック配線のパスに沿った距離において順序回路に最も近い単位ブロックを処理対象ブロックとして選択する第１のサブステップと、
前記処理対象ブロック内の配線パタンがクロック配線のみで且つ前記処理対象ブロックに隣接する配線グリッドに信号配線パタンがない孤立クロックパタンに該当するか否かを判断する第２のサブステップと、
前記第２のサブステップで孤立クロックパタンに該当しないと判断されたときに進み、前記処理対象ブロックと内部パタンが一致する配線ブロックを検索する第３のサブステップと、
検索された配線ブロックよりも容量値が大きく且つ置き換え配置が可能な置換配線ブロックが前記パタンテーブル内に存在するか否かを判断し存在しないと判断したときには前記第３のステップを終了する第４のサブステップと、
前記第４のサブステップで存在すると判断されたときに進み、前記処理対象ブロックの内部パタンを切り取り前記置換配線ブロックの内部パタンと置換する第５のサブステップと、
前記第２のサブステップで孤立クロックパタンに該当すると判断されたときに進み、前記処理対象ブロックをクロック配線パタンの両側に電源線パタンまたは接地線パタンが配置された配線ブロックに置換して前記第３のステップを終了する第６のサブステップとを有することを特徴とするクロックスキュー改善方法。 A rectangular wiring block having an internal pattern composed of a clock wiring pattern and a surrounding wiring pattern, and a wiring block having a small capacitance value and a wiring block having a large capacitance value corresponding to the wiring block name and the parasitic capacitance of the clock wiring according to the internal pattern. A clock skew improvement method for reducing a skew between respective clock wirings from a route buffer laid out on an LSI chip to clock terminals of a plurality of sequential circuits using a pattern table recorded in the order of
A first step of dividing a region along a wiring path into a plurality of unit blocks having the same outer shape as the wiring block for each clock wiring;
Referring to the pattern table, a clock signal delay value for each clock wiring is calculated, and a clock wiring having a smaller clock delay value than a value obtained by subtracting a target clock skew value from a maximum clock signal delay value is extracted. A second step of selecting as a clock wiring to be processed for skew improvement;
A third step of searching for a wiring block having the same internal pattern for each unit block for the processing target clock wiring, and replacing the internal pattern of the unit block with an internal pattern of a wiring block having a larger capacitance value than the searched wiring block; ,
Calculate the clock signal delay value for each clock wiring based on the capacitance value of the unit block after replacement and compare it with the maximum clock signal delay value to determine the clock skew value and determine whether it is below a predetermined skew target value A fourth step,
A fifth step of performing a wiring correction around the clock wiring based on the replacement result of the unit block,
The third step is a first step of selecting a unit block, which has not been subjected to the replacement process and is closest to the sequential circuit at a distance along a path of the clock wiring, from the unit blocks related to the processing target clock wiring as a processing target block. Sub-steps,
A second sub-step of determining whether or not the wiring pattern in the processing target block is a clock wiring only and corresponds to an isolated clock pattern having no signal wiring pattern in a wiring grid adjacent to the processing target block;
A third sub-step which proceeds when it is determined in the second sub-step that the pattern does not correspond to an isolated clock pattern, and searches for a wiring block whose internal pattern matches the processing target block;
It is determined whether or not a replacement wiring block having a larger capacitance value than the searched wiring block and capable of replacement placement exists in the pattern table. If it is determined that no replacement wiring block exists, the third step is terminated. Sub-steps,
A fifth sub-step of proceeding when it is determined in the fourth sub-step that the internal pattern of the processing target block is cut and replaced with an internal pattern of the replacement wiring block;
The process proceeds when it is determined in the second sub-step that the pattern corresponds to an isolated clock pattern, and the processing target block is replaced with a wiring block in which a power supply line pattern or a ground line pattern is arranged on both sides of a clock wiring pattern. clock skew improved method characterized by having a sixth sub-step of ending the third step.

クロック配線パタンおよび周囲の配線パタンからなる内部パタンを有する方形の配線ブロックおよび配線ブロック名と内部パタンに応じてクロック配線に寄生する容量値とを対応させて容量値が小さい配線ブロックから大きい配線ブロックへの順序で記録したパタンテーブルを用いて、ＬＳＩチップにレイアウトされたルートバッファから複数の順序回路のクロック端子までのそれぞれのクロック配線間のスキューを低減するクロックスキュー改善方法であって、
それぞれのクロック配線について配線パスに沿った領域を配線ブロックと同一外形を有する複数の単位ブロックに分割する第１のステップと、
前記パタンテーブルを参照してそれぞれのクロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値から目標クロックスキュー値を減算して得た値よりもクロック遅延値が小さいクロック配線を抽出してスキュー改善の処理対象クロック配線として選択する第２のステップと、
前記処理対象クロック配線について単位ブロック毎に内部パタンが一致する配線ブロックを検索し単位ブロックの内部パタンを検索された配線ブロックよりも容量値の大きい配線ブロックの内部パタンに置換する第３のステップと、
置換後の単位ブロックの容量値に基づいて各クロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値と比較してクロックスキュー値を求め所定のスキュー目標値以下となったか否かを判断する第４のステップと、
単位ブロックの置換結果に基づきクロック配線の周囲の配線修正を実行する第５のステップとを有し、
前記第４のステップが、処理対象クロック配線の容量値を更新しクロック信号遅延値を算出する第１のサブステップと、
前記処理対象クロック配線の遅延値と最大のクロック信号遅延値とから前記処理対象クロック配線のスキュー値を算出し所定のスキュー目標値以下であるか否かを判断し、目標値を超えるときには前記第３のステップに戻る第２のサブステップと、
前記第２のサブステップで目標値以下であると判断されたときに進み、すべてのクロック配線のクロックスキューが前記所定のスキュー目標値以下であるか否かを判断し、目標値を超えるクロック配線が存在しているときには前記第２のステップに戻り、すべてのクロック配線が目標値以下であるときには前記第４のステップを終了する第３のサブステップとを有することを特徴とするクロックスキュー改善方法。 A rectangular wiring block having an internal pattern composed of a clock wiring pattern and a surrounding wiring pattern, and a wiring block having a small capacitance value and a wiring block having a large capacitance value corresponding to the wiring block name and the parasitic capacitance of the clock wiring according to the internal pattern. A clock skew improvement method for reducing a skew between respective clock wirings from a route buffer laid out on an LSI chip to clock terminals of a plurality of sequential circuits using a pattern table recorded in the order of
A first step of dividing a region along a wiring path into a plurality of unit blocks having the same outer shape as the wiring block for each clock wiring;
Referring to the pattern table, a clock signal delay value for each clock wiring is calculated, and a clock wiring having a smaller clock delay value than a value obtained by subtracting a target clock skew value from a maximum clock signal delay value is extracted. A second step of selecting as a clock wiring to be processed for skew improvement;
A third step of searching for a wiring block having the same internal pattern for each unit block for the processing target clock wiring, and replacing the internal pattern of the unit block with an internal pattern of a wiring block having a larger capacitance value than the searched wiring block; ,
Calculate the clock signal delay value for each clock wiring based on the capacitance value of the unit block after replacement and compare it with the maximum clock signal delay value to determine the clock skew value and determine whether it is below a predetermined skew target value A fourth step,
A fifth step of performing a wiring correction around the clock wiring based on the replacement result of the unit block,
A fourth sub-step in which the fourth step updates a capacitance value of the clock wiring to be processed and calculates a clock signal delay value;
The skew value of the clock line to be processed is calculated from the delay value of the clock line to be processed and the maximum delay value of the clock signal, and it is determined whether the skew value is equal to or less than a predetermined skew target value. A second sub-step, returning to step 3,
In the second sub-step, when it is determined that the clock skew is equal to or less than the target value, it is determined whether or not the clock skew of all clock wirings is equal to or less than the predetermined skew target value. there is when present back to the second step, the clock skew improved method characterized by having a third sub-step of terminating said fourth step when all clock lines is less than the target value .

クロック配線パタンおよび周囲の配線パタンからなる内部パタンを有する方形の配線ブロックおよび配線ブロック名と内部パタンに応じてクロック配線に寄生する容量値とを対応させて容量値が小さい配線ブロックから大きい配線ブロックへの順序で記録したパタンテーブルを用いて、ＬＳＩチップにレイアウトされたルートバッファから複数の順序回路のクロック端子までのそれぞれのクロック配線間のスキューを低減するクロックスキュー改善方法であって、
それぞれのクロック配線について配線パスに沿った領域を配線ブロックと同一外形を有する複数の単位ブロックに分割する第１のステップと、
前記パタンテーブルを参照してそれぞれのクロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値から目標クロックスキュー値を減算して得た値よりもクロック遅延値が小さいクロック配線を抽出してスキュー改善の処理対象クロック配線として選択する第２のステップと、
前記処理対象クロック配線について単位ブロック毎に内部パタンが一致する配線ブロックを検索し単位ブロックの内部パタンを検索された配線ブロックよりも容量値の大きい配線ブロックの内部パタンに置換する第３のステップと、
置換後の単位ブロックの容量値に基づいて各クロック配線におけるクロック信号遅延値を算出し最大のクロック信号遅延値と比較してクロックスキュー値を求め所定のスキュー目標値以下となったか否かを判断する第４のステップと、
単位ブロックの置換結果に基づきクロック配線の周囲の配線修正を実行する第５のステップとを有し、
前記配線ブロックおよび前記単位ブロックの外形が、配線の長手方向に２配線ピッチの長さの辺を有しこれと直角方向に２配線ピッチの長さの辺を有する方形であることを特徴とするクロックスキュー改善方法。 A rectangular wiring block having an internal pattern composed of a clock wiring pattern and a surrounding wiring pattern, and a wiring block having a small capacitance value and a wiring block having a large capacitance value corresponding to the wiring block name and the parasitic capacitance of the clock wiring according to the internal pattern. A clock skew improvement method for reducing a skew between respective clock wirings from a route buffer laid out on an LSI chip to clock terminals of a plurality of sequential circuits using a pattern table recorded in the order of
A first step of dividing a region along a wiring path into a plurality of unit blocks having the same outer shape as the wiring block for each clock wiring;
Referring to the pattern table, a clock signal delay value for each clock wiring is calculated, and a clock wiring having a smaller clock delay value than a value obtained by subtracting a target clock skew value from a maximum clock signal delay value is extracted. A second step of selecting as a clock wiring to be processed for skew improvement;
A third step of searching for a wiring block having the same internal pattern for each unit block for the processing target clock wiring, and replacing the internal pattern of the unit block with an internal pattern of a wiring block having a larger capacitance value than the searched wiring block; ,
Calculate the clock signal delay value for each clock wiring based on the capacitance value of the unit block after replacement and compare it with the maximum clock signal delay value to determine the clock skew value and determine whether it is below a predetermined skew target value A fourth step,
A fifth step of performing a wiring correction around the clock wiring based on the replacement result of the unit block,
Outer shape of the wiring block and the unit block, characterized in that it is a square having a side length of 2 wiring pitch to a right angle having a side length of 2 wiring pitch in the longitudinal direction of the wiring Clock skew improvement method.