JPH0324652A - メモリアドレッシング制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、高速かつ多量のデータを取り扱う入出力制
御装置を備えたマイクロプロセノサシステムにおけるメ
モリアドレノシング方法に関する。

従来の技術 例えばファクシミリ装置においては、受信データを順次
メモリに格納するに際して、メモリ空間上に所定容量の
部分領域（メモリセグメント）を複数個設定しておき、
受信データを各セグメントに順次書き込んでいき、デー
タをセグメント単位で取り扱う場合がある。この場合、
受信データをメモリの各セグメントに書き込む際のメモ
リアドレッシングは次のように行われていた。

メモリをアドレッシングするためのアドレスカウンタを
設け、あるセグメントにデータを書き込む場合、メモリ
空間上における該当セグメントの先頭アドレスを前記カ
ウンタにブリセノトし、書き込みクロックと同期して前
記カウンタをインクリメントしながらメモリをアドレツ
シングする。

このセグメントの末尾１でデータを書き込み、後続のデ
ータを次のセグメントに書き・込むには、次のセグメン
トの先頭アドレスを速やかに前記アドレスカウンタにプ
リセノトし、前記と同じ動作を繰シ返す。

このようにして多量のデータを複数のセグメントに次々
と高速に書き込む場合、従来のマイクロプロセッサシス
テムにおいては、前記アドレスカウンタに各セグメント
の先頭アドレスをプリセノトする必要が生じるごとに、
マイクロシーケンサ等のファームウエアの動作によって
前記先頭アドレスを発生させるとともに、それをアドレ
スカウンタにプリセットさせていた。

発明が解決しようとする課題 前述したように従来のシステムでは、アドレスカウンタ
に各セグメントの先頭アドレスをプリセントする処理を
、その都度マイクロシーケンサ等によって行っているの
で、多量のデータを読み書きする処理を頻繁に行う場合
にはマイクロシーケンサ等の負担が大きく、オーバーヘ
ッドが大きくなるという問題があった。

この発明は前記の問題点に鑑みなされたもので、その目
的は、アドレスカウンタに各セグメントの先頭アドレス
を次々とブリセントする処理をマイクロシーケンサ等の
助けを借りずに行うようにしたメモリアドレソシング制
御方法を提供することにある。

課題を解決するための手段 そこでこの発明では、アクセスしようとする複数個のセ
グメント（メモリの部分領域）の各先頭アドレスをＦＩ
ＦＯ（先入れ先出し）レジスタにプッシーアツプリスト
の形成で格納しておき、このＦＩＦＯレジスタから取り
出した前記先頭アドレスをアドレスカウンタにプリセッ
トし、このアドレスカウンタをメモリアクセスクロック
と同期してインクリメントまたはディクリメントしなが
ら当該カウンタの出力でメモリをアドレッシングし、前
記セグメントの末尾筐でアドレツシングしたならば前記
ＦＩＦＯレジスタから次のセグメントの先頭アドレスを
取ｂ出して前記アドレスカウンタにプリセットして前記
の動作を繰り返すようにした。

作用 各セグメントの先頭アドレスの待ち行列をマイクロシー
ケンサ等で生成して前記ＦＩＦＯレジスタに格納すれば
、メモリアクセスの実行に伴って前記アドレスカウンタ
にＦＩＦＯレジスタから取り出した先頭アドレスを順次
プリセットすることは簡単なハードウエアによって行え
、先頭アドレスのプリセットの都度マイクロシーケンサ
等が介在する必要はない。

実施例 本発明を適用したマイクロプロセノサシステムの一例を
図に示している。このシステムはマイクロシーケ／サＬ
　ＡＬＵ２、入出力装置３、メモリ４などを備え、入出
力装置３から高速に生じる多量のデータをゲート５を介
してメモリ４に書き込んだシ、あるいは読み出したりす
る際のメモリアドレッシング制御に以下のように本発明
を適用する。

メモリ４のアドレス空間上に一定容量のセグメントを多
数設定してあう、複数個のセグメントにわたってメモリ
４をアクセスしようとする場合、マイクロシーケンサ１
により各セグメントの先頭アドレスをＦＩＦＯレジスタ
６にプッシュアップリストの形式で格納する。

ＦＩＦＯレジスタ６に格納された先頭アドレスの待ち行
列のうちの最初のものがアドレスカウンタ７にプリセッ
トされ、メモリアクセスが開始される。このときワード
数カウンタ８がリセットされる。このワード数カウンタ
８は１セグメントの容量分のワード数を計数するための
カウンタであって、例えば１セグメントが１２８ワード
容量であれば、カウンタ８を１２８進カウンタとする。

メモＩＪ　４はアドレスカウンタ７の出力でアドレンシ
ングされ、データの書き込みまたは読み出しが行われる
。１ワードの書き込み（読み出し）が行われる毎に、ア
クセスクロックと同期してアドレスカウンタ７およびワ
ード数カウンタ８がインクリメントされる。つまｂ１ア
ドレスカウンタ７から出力されるメモリアドレスはクロ
ックと同期してインクリメントされ、前記先頭アドレス
以降が順次アクセスされる。同時にワード数カウンタ８
もインクリメントされ、１セグメントの末尾までアドレ
ッシングした時点でカウンタ８がカウントアップする。

するとカウンタ８のカウントアンプ信号に応動し、Ｆ工
ＦＯレジスタ６から２番目の先頭アドレスが取り出され
てアドレスカウンタ７にプリセットされる（ワード数カ
ウンタ８自身はリセットされる）。このあとアクセスク
ロックと同期してカウンタ７、８がインクリメントされ
、２番目のセグメントが先頭から順次アクセスされる。

以下同様にして、Ｆ工ＦＯレジスタ６の先頭アドレスの
待ち行列が順番にアドレスカウンタ７にプリセットされ
、そのプリセット値からインクリメントされるアドレス
で各セグメントがアドレツシングされる。

なお、以上の実施例では各セグメントの容量を一定とし
たが、各セグメントの容量を異ならせる場合、各セグメ
ントの先頭アドレスと容量（ワード数）とを一組にして
ＦＩＦＯレジスタ６に格納しておき、先頭アドレスをア
ドレスカウンタ７にプリセットすると同時に容量をワー
ド数カウンタ８にプリセットする６捷た各セグメントの
末尾を容量で検知するのではなく、Ｆ工ＦＯレジスタ６
に各セグメントの先頭アドレスと末尾アドレスを格納し
ておき、先頭アドレスをアドレスカウンタ７にプリセッ
トして順次インクリメント中にカウンタ７の値が末尾ア
ドレスに一致したときに次のセグメントに移行するよう
にしても良い。

発明の効果 以上詳細に説明したように、この発明に係るメモリアド
レッシング方法においては、アドレスカウンタに各セグ
メントの先頭アドレスを次々とプリセットする処理をマ
イクロプロセッサ等の助けを借シず行うようにしたので
、多量のデータをメモリの複数セグメントにわたって高
速に書き込んだり読み出したシする場合にも、マイクロ
ブロセクサ等のアドレッシングの負担は大きくならず、
オーバーヘッドの小さい効率の良いシステムを構成する
のに効果的である。

【図面の簡単な説明】

図はこの発明を適用したマイクロプロセッサシステムの
一例を示す概略構成図である。

Claims (1)

【特許請求の範囲】
1. メモリ空間上のアクセスしようとする複数個の部分領域
   の各先頭アドレスをＦＩＦＯレジスタにプッシュアップ
   リストの形式で格納しておき、このＦＩＦＯレジスタか
   ら取り出した前記先頭アドレスをアドレスカウンタにプ
   リセットし、このアドレスカウンタをメモリアクセスク
   ロックと同期してインクリメントまたはディクリメント
   しながら当該カウンタの出力でメモリをアドレッシング
   し、前記部分領域の未尾までアドレッシングしたならば
   前記ＦＩＦＯレジスタから次の前記先頭アドレスを取り
   出して前記アドレスカウンタにプリセットして前記の動
   作を繰り返すようにしたメモリアドレッシング制御方法
   。