JPH03236097A - 画像表示方法および装置 - Google Patents
画像表示方法および装置Info
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- JPH03236097A JPH03236097A JP2033420A JP3342090A JPH03236097A JP H03236097 A JPH03236097 A JP H03236097A JP 2033420 A JP2033420 A JP 2033420A JP 3342090 A JP3342090 A JP 3342090A JP H03236097 A JPH03236097 A JP H03236097A
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- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
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- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像表示技術に関し、特に、ビットマツプ方
式の画像表示における縮小表示などに適用して有効な技
術に関する。
式の画像表示における縮小表示などに適用して有効な技
術に関する。
たとえば、情報処理機器やテレビジョン装置などにおけ
る画像表示手段として、従前の陰極線管に比較して大幅
な小型化および軽量化、さらには消費電力の低減などを
実現できるという利点を有する液晶ディスプレイが普及
している。
る画像表示手段として、従前の陰極線管に比較して大幅
な小型化および軽量化、さらには消費電力の低減などを
実現できるという利点を有する液晶ディスプレイが普及
している。
ところで、このような液晶ディスプレイにおける画像の
表示技術としては、たとえば、特開平1−31346号
公報に開示される技術が知られている。
表示技術としては、たとえば、特開平1−31346号
公報に開示される技術が知られている。
すなわち、飛び越し走査されるIフレームの映像信号の
うち、互いに隣接し、かつ連続する奇数フィールドの映
像信号と偶数フィールドの映像信号とを、液晶駆動用電
極に重畳して印加する手段を設けるとともに、奇数フィ
ールドの映像信号と偶数フィールドの映像信号を極性が
互いに異なる交流映像信号とし、この交流映像信号の周
期はフレーム映像信号のフレーム周期と同一になるよう
にして、表示画像の分解能をテレビジョン映像信号の分
解能より低くする(縮小する)場合における、走査線の
間引きに起因する低周波数のフリッカ(ちらつき)現象
を抑止するとともに、滑らかな動画の表示を実現しよう
とするものである。
うち、互いに隣接し、かつ連続する奇数フィールドの映
像信号と偶数フィールドの映像信号とを、液晶駆動用電
極に重畳して印加する手段を設けるとともに、奇数フィ
ールドの映像信号と偶数フィールドの映像信号を極性が
互いに異なる交流映像信号とし、この交流映像信号の周
期はフレーム映像信号のフレーム周期と同一になるよう
にして、表示画像の分解能をテレビジョン映像信号の分
解能より低くする(縮小する)場合における、走査線の
間引きに起因する低周波数のフリッカ(ちらつき)現象
を抑止するとともに、滑らかな動画の表示を実現しよう
とするものである。
ところが、上記の従来技術は、通常のテレビジョン映像
信号のようなアナログ系の場合にはそれなりの効果があ
るものの、2値画像を取り扱う場合に固有な以下のよう
な課題に対する配慮がなされていない。
信号のようなアナログ系の場合にはそれなりの効果があ
るものの、2値画像を取り扱う場合に固有な以下のよう
な課題に対する配慮がなされていない。
すなわち、ビットマツプ方式の画像表示において縮小表
示を行う場合、原画像を構成する複数のビット情報に単
純な間引き処理を施すだけでは、画像中の文字などを構
成する線や点の情報が欠落することが避けられず、判読
が困難になったり、擬似ハーフトーンを使用している領
域で、間引きパターンとデイザパターン(たとえば、原
画像の階調情報を面積変調したもの)との干渉によるモ
アレ縞が発生し、画質が劣化するなどの問題がある。
示を行う場合、原画像を構成する複数のビット情報に単
純な間引き処理を施すだけでは、画像中の文字などを構
成する線や点の情報が欠落することが避けられず、判読
が困難になったり、擬似ハーフトーンを使用している領
域で、間引きパターンとデイザパターン(たとえば、原
画像の階調情報を面積変調したもの)との干渉によるモ
アレ縞が発生し、画質が劣化するなどの問題がある。
そこで、本発明の目的は、2値画像の縮小表示における
画質の劣化を防止することが可能な画像表示技術を提供
することにある。
画質の劣化を防止することが可能な画像表示技術を提供
することにある。
本発明の他の目的は、簡単な回路構成で変則的な縮小倍
率による2値画像の縮小表示が可能な画像表示技術を提
供することにある。
率による2値画像の縮小表示が可能な画像表示技術を提
供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の言己述および添付図面から明らかになるであろ
う。
明細書の言己述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、本発明になる画像表示方法は、ビットマツプ
形記憶装置に格納された2値画像の個々のビット情報と
ディスプレイにおける表示画像の個々の画素とを対応付
けて表示する画像表示方法であって、ビットマツプ形記
憶装置に格納された原画像のビット情報を間引くことに
よって縮小表示する際に、相互に補う形で成立する2種
以上の間引きパターンを抽出し、個々の間引きパターン
を、ディスプレイにおける表示フレーム周期毎に切り換
えて出力するものである。
形記憶装置に格納された2値画像の個々のビット情報と
ディスプレイにおける表示画像の個々の画素とを対応付
けて表示する画像表示方法であって、ビットマツプ形記
憶装置に格納された原画像のビット情報を間引くことに
よって縮小表示する際に、相互に補う形で成立する2種
以上の間引きパターンを抽出し、個々の間引きパターン
を、ディスプレイにおける表示フレーム周期毎に切り換
えて出力するものである。
また、本発明になる画像表示装置は、2値画像が格納さ
れるビットマツプ形記憶装贋と、このビットマツプ形記
憶装置に保持された個々のビット情報と個々の画素とを
対応付けて表示するディスプレイとからなる画像表示装
置であって、ビットマツプ形記憶装置に格納されたビッ
ト情報から、相互に補う形で成立する2種以上の間引き
パターンを抽出する第1の手段と、ディスプレイの表示
フレーム周期毎に、個々の間引きパターンを切り換えて
出力する第2の手段とを設けたものである。
れるビットマツプ形記憶装贋と、このビットマツプ形記
憶装置に保持された個々のビット情報と個々の画素とを
対応付けて表示するディスプレイとからなる画像表示装
置であって、ビットマツプ形記憶装置に格納されたビッ
ト情報から、相互に補う形で成立する2種以上の間引き
パターンを抽出する第1の手段と、ディスプレイの表示
フレーム周期毎に、個々の間引きパターンを切り換えて
出力する第2の手段とを設けたものである。
上記した本発明の画像表示方法によれば、たとえば、従
来のように原画像を構成するビット情報から単に一種類
の間引きパターンを構成する場合には必ず捨てられるビ
ット情報を救済して出力することができるとともに、出
力頻度は原画像のドツトのばらつきに応じて変化するの
で、縮小表示される文字画像などにおけるパターンの欠
落などが回避されるとともに、擬似ハーフトーンを使用
している領域などでは、モアレ縞などを生じることなく
原画像のドツトのばらつきに比例した輝度の画像が構成
される結果、縮小画像の画質の劣化を防止することがで
きる。
来のように原画像を構成するビット情報から単に一種類
の間引きパターンを構成する場合には必ず捨てられるビ
ット情報を救済して出力することができるとともに、出
力頻度は原画像のドツトのばらつきに応じて変化するの
で、縮小表示される文字画像などにおけるパターンの欠
落などが回避されるとともに、擬似ハーフトーンを使用
している領域などでは、モアレ縞などを生じることなく
原画像のドツトのばらつきに比例した輝度の画像が構成
される結果、縮小画像の画質の劣化を防止することがで
きる。
また、通常、非整数分の1の倍率を実現する場合、従来
の単純な間引きパターンを用いる方式では、ビット情報
の採取の平等性を確保するなどの目的で複雑な補間計算
を行う回路が必要となるが、本発明の画像表示方法の場
合には単位ビット群(たとえば8ビツト)から互いに補
う合う形で数ビットを採取するだけなので、簡単な回路
構成で非整数分の1の変則的な倍率を実現することがで
きる。
の単純な間引きパターンを用いる方式では、ビット情報
の採取の平等性を確保するなどの目的で複雑な補間計算
を行う回路が必要となるが、本発明の画像表示方法の場
合には単位ビット群(たとえば8ビツト)から互いに補
う合う形で数ビットを採取するだけなので、簡単な回路
構成で非整数分の1の変則的な倍率を実現することがで
きる。
また、上記した本発明の画像表示装置によれば、たとえ
ば、従来のように原画像を構成するビット情報から単に
一種類の間引きパターンを構成する場合には必ず捨てら
れるビット情報を救済して出力することができるととも
に、出力頻度は原画像のドツトのばらつきに応じて変化
するので、縮小表示される文字画像などにおけるパター
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域などでは、モアレ縞などを生じるこ
となく、原画像のドツトのばらつきに比例した輝度の画
像が構成される結果、縮小#像の画質の劣化を防止する
ことができる。
ば、従来のように原画像を構成するビット情報から単に
一種類の間引きパターンを構成する場合には必ず捨てら
れるビット情報を救済して出力することができるととも
に、出力頻度は原画像のドツトのばらつきに応じて変化
するので、縮小表示される文字画像などにおけるパター
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域などでは、モアレ縞などを生じるこ
となく、原画像のドツトのばらつきに比例した輝度の画
像が構成される結果、縮小#像の画質の劣化を防止する
ことができる。
また、通常、非整数分の1の倍率を実現する場合、従来
の単純な間引きパターンを用いる方式では、ビット情報
の採取の平等性を確保するなどの目的で複雑な補間計算
を行う回路が必要となるが、本発明の画像表示装置の場
合には単位ビット群(たとえば8ビツト)から互いに補
う合う形で数ビットを採取するだけなので、簡単な回路
構成で非整数分の1の変則的な倍率を実現することがで
きる。
の単純な間引きパターンを用いる方式では、ビット情報
の採取の平等性を確保するなどの目的で複雑な補間計算
を行う回路が必要となるが、本発明の画像表示装置の場
合には単位ビット群(たとえば8ビツト)から互いに補
う合う形で数ビットを採取するだけなので、簡単な回路
構成で非整数分の1の変則的な倍率を実現することがで
きる。
以下、図面を参照しながら、本発明の一実施例である画
像表示方法およびそれが実施される画像表示装置の一例
について詳細に説明する。
像表示方法およびそれが実施される画像表示装置の一例
について詳細に説明する。
第1図は、本発明の一実施例である画像表示装置の構成
の一例を示すブロック図である。
の一例を示すブロック図である。
本実施例の画像表示装置は、2値画像データのの1画素
に1ビツトが対応する形式で画像データが格納されるビ
ットマツプメモリ100と、このビットマツプメモリ1
00から読み出されたビット情報に後述のような縮小処
理を施す縮小制御回路200と、縮小後のビット情報を
保持するラインバッファメモリ300と、表示読出回路
400と、液晶ディスプレイなどからなる表示用ディス
プレイ500とで構成されている。
に1ビツトが対応する形式で画像データが格納されるビ
ットマツプメモリ100と、このビットマツプメモリ1
00から読み出されたビット情報に後述のような縮小処
理を施す縮小制御回路200と、縮小後のビット情報を
保持するラインバッファメモリ300と、表示読出回路
400と、液晶ディスプレイなどからなる表示用ディス
プレイ500とで構成されている。
また、縮小制御回路200および表示読出回路400は
、表示用ディスプレイ500における後述のような同期
信号Sに同期した動作を行っている。
、表示用ディスプレイ500における後述のような同期
信号Sに同期した動作を行っている。
なお、以下の本実施例では、説明を簡略化するため、−
例としてビットマツプメモリ100におけるビット情報
が1の時は黒表示、0の時は白表示となるモノクロディ
ジタル画像を取り扱うが、1ドツトに対してnビットを
割り当てれば、カラー画像を扱えることは言うまでもな
い。
例としてビットマツプメモリ100におけるビット情報
が1の時は黒表示、0の時は白表示となるモノクロディ
ジタル画像を取り扱うが、1ドツトに対してnビットを
割り当てれば、カラー画像を扱えることは言うまでもな
い。
ビットマツプメモリ100は、たとえば、第3図に示さ
れるようなデュアルポート型のダイナミックRAMなど
からなるメモリ素子によって構成される。
れるようなデュアルポート型のダイナミックRAMなど
からなるメモリ素子によって構成される。
すなわち、同図において、RASJよびCAS信号は、
ADR信号を時分割入力する際の選択条件として作用す
る他、DT10E信号などを組み合わせて当該メモリ素
子の動作を決定するのに用いられる。
ADR信号を時分割入力する際の選択条件として作用す
る他、DT10E信号などを組み合わせて当該メモリ素
子の動作を決定するのに用いられる。
WE倍信号、ライト動作信号である。DATA信号は、
ランダムポートのデータ人出力であり、ADR信号で指
定されたアドレスのデータを自由にアクセスできる。ま
た、SiO信号は、シリアルポートのデータ人出力であ
り、リード転送という動作により、当該メモリ素子に内
蔵されているシリアルバッファに前もって転送されてい
るデータをSC信号を与えることで順次読み出すことが
できる。本実施例では、この内蔵シリアルバッファを一
時的なラインバッファとして用いることにしている。
ランダムポートのデータ人出力であり、ADR信号で指
定されたアドレスのデータを自由にアクセスできる。ま
た、SiO信号は、シリアルポートのデータ人出力であ
り、リード転送という動作により、当該メモリ素子に内
蔵されているシリアルバッファに前もって転送されてい
るデータをSC信号を与えることで順次読み出すことが
できる。本実施例では、この内蔵シリアルバッファを一
時的なラインバッファとして用いることにしている。
一方、表示用ディスプレイ500は、たとえば液晶ディ
スプレイなどで構成され、第4図(b)に示されるクロ
ック信号CLKO,クロック信号CLKl、 クロック
信号CLK2を与えることにより、同図(a)に示され
るような画面501に画像が表示されるようになってい
る。
スプレイなどで構成され、第4図(b)に示されるクロ
ック信号CLKO,クロック信号CLKl、 クロック
信号CLK2を与えることにより、同図(a)に示され
るような画面501に画像が表示されるようになってい
る。
画面501は、縦方向が80ドツト、横方向が40ドツ
トからなり、上下方向の半分の位置で、主画面と下側面
とに分けられ、各々にデータを与えることで全体の画像
表示が行われる。
トからなり、上下方向の半分の位置で、主画面と下側面
とに分けられ、各々にデータを与えることで全体の画像
表示が行われる。
クロック信号CLKOは、垂直同期信号であり、40ラ
インに1回発生する。クロック信号CLK1は、水平同
期信号であり、1ラインに1回発生する。クロック信号
CLK2は、データ転送りロックでありlラインに5ク
ロック発生する。
インに1回発生する。クロック信号CLK1は、水平同
期信号であり、1ラインに1回発生する。クロック信号
CLK2は、データ転送りロックでありlラインに5ク
ロック発生する。
主画面および下側面へのデータは、各々、クロック信号
CLK2に同期して8ビツトずつ転送される。
CLK2に同期して8ビツトずつ転送される。
すなわち、同図ら)のUD7〜0が上面面データ、LD
7〜0が下側面データである。
7〜0が下側面データである。
なお、第1図に示した同期信号Sは、クロック信号CL
KO,CLKI、CLK2を示している。
KO,CLKI、CLK2を示している。
次に縮小制御回路200の構成の一例について説明する
。本実施例の縮小制御回路200は、お右よそ次のよう
な機能を持つ。
。本実施例の縮小制御回路200は、お右よそ次のよう
な機能を持つ。
〔l〕、水平方向に対しデータを間引いてラインバッフ
ァメモリ300にデータを書き込む。
ァメモリ300にデータを書き込む。
(2)、垂直方向に対し、データを間引く。すなわち、
ラインの飛び越し走査を行う。
ラインの飛び越し走査を行う。
(3)、 (1)および(2)の間引きパターンを1フ
レ一ム単位に切り換える。
レ一ム単位に切り換える。
本実施例の縮小制御回路200における間引きパターン
は、たとえば、第2図に示されるように、8ビツトから
互いに補い合うように5ビツトをとって生成される間引
きパターン1および間引きパターン2からなる。すなわ
ち、本実施例の場合の縮小率は5/8である。
は、たとえば、第2図に示されるように、8ビツトから
互いに補い合うように5ビツトをとって生成される間引
きパターン1および間引きパターン2からなる。すなわ
ち、本実施例の場合の縮小率は5/8である。
第5図は、縮小制御回路200を構成し、水平方向にお
ける間引き処理を行う水平方向縮小制御回路200Hの
一例を示すブロック図である。
ける間引き処理を行う水平方向縮小制御回路200Hの
一例を示すブロック図である。
前述の第3図に示したように、1ライン分のデータが1
6ビツト単位にビットマツプメモリ100からSiO信
号として読み出されるので、縮小制御回路200には1
6ビツト単位にデータが人力される。また、後述のよう
に、縮小制御回路200の後段に接続されるラインバッ
ファメモリ300は、8ピット単位に書き込める構造と
なっているので、縮小制御回路200からの出力は8ビ
ット単位に行われる。これは、最終的な出力が、本実施
例においては、第4図に示したように、8ビット単位に
転送する仕様となっているた給である。
6ビツト単位にビットマツプメモリ100からSiO信
号として読み出されるので、縮小制御回路200には1
6ビツト単位にデータが人力される。また、後述のよう
に、縮小制御回路200の後段に接続されるラインバッ
ファメモリ300は、8ピット単位に書き込める構造と
なっているので、縮小制御回路200からの出力は8ビ
ット単位に行われる。これは、最終的な出力が、本実施
例においては、第4図に示したように、8ビット単位に
転送する仕様となっているた給である。
一方、本実施例では、縮小倍率を5/8としているため
、1回のシリアルリード単位が5の倍数となり、これを
調整する必要があり、この調整動作を行うのが本回路で
ある。
、1回のシリアルリード単位が5の倍数となり、これを
調整する必要があり、この調整動作を行うのが本回路で
ある。
すなわち、カウンタ201は、4進カウンタであり、当
該4進カウンタ201の出力は、デコーダ202に入力
されてデコード信号を生成する。
該4進カウンタ201の出力は、デコーダ202に入力
されてデコード信号を生成する。
デコード信号は、それぞれAND回路204,205.
206.207に入力されている。
206.207に入力されている。
まず、SCに同期してSiOから16ビツト単位にデー
タを読み出す。読み出されたデータは、セレクタ203
に人力される際に10ビツトに間引かれて入力される。
タを読み出す。読み出されたデータは、セレクタ203
に人力される際に10ビツトに間引かれて入力される。
この人カバターンは、第2図に示した2種の間引きパタ
ーンとなるように、データ線を選択することで生成され
る。
ーンとなるように、データ線を選択することで生成され
る。
フリップフロップ214からセレクタ203に出力され
るSEL信号は、クロック信号CLKOの人力毎に、す
なわち1フレームに1回ずつ切り替わるので、間引きパ
ターンlおよび2も同様に切り替わる。
るSEL信号は、クロック信号CLKOの人力毎に、す
なわち1フレームに1回ずつ切り替わるので、間引きパ
ターンlおよび2も同様に切り替わる。
入力された10ビツトのデータは、まずフリップフロッ
プ208に格納される。続いて、SC信号1クロツクに
つき10ビツトずつ順次フリップフロップ209.フリ
ップフロップ210.フリップフロップ211に格納さ
れる。また、この格納操作と同時に、5進カウンタ21
2によって動作するセレクタ213から8ビツトずつ読
み出され、順次、後段のラインバッファメモリ300に
送出される。
プ208に格納される。続いて、SC信号1クロツクに
つき10ビツトずつ順次フリップフロップ209.フリ
ップフロップ210.フリップフロップ211に格納さ
れる。また、この格納操作と同時に、5進カウンタ21
2によって動作するセレクタ213から8ビツトずつ読
み出され、順次、後段のラインバッファメモリ300に
送出される。
この動作を1ライン分の必要なビット数だけ繰り返し、
動作を終了する。本実施例の場合には1ラインが40ビ
ツト (ドツト)で構成されているので、1回で1ライ
ン分の処理が完了する。
動作を終了する。本実施例の場合には1ラインが40ビ
ツト (ドツト)で構成されているので、1回で1ライ
ン分の処理が完了する。
次に、第6図(a)は、縮小制御回路200を構成し、
垂直方向の縮小処理を行う垂直方向縮小制御回路200
Vの一例を示すブロック図である。
垂直方向の縮小処理を行う垂直方向縮小制御回路200
Vの一例を示すブロック図である。
垂直方向の間引き制御は、ラインアドレスを計算する際
、↓2するか、+1するかを選択可能とすることで実現
できる。
、↓2するか、+1するかを選択可能とすることで実現
できる。
通常、間引かないで表示する場合のラインアドレスは、
第1ライン、第2ライン、第3ライン。
第1ライン、第2ライン、第3ライン。
・・・第nラインと順次増加させればよいが、間引く場
合には、例えば、第2図の間引きパターン1の場合には
、第2ライン、第3ライン、第5ライン、第6ライン、
第8ライン・・・第nラインのようにラインアドレスを
変化させる必要がある。
合には、例えば、第2図の間引きパターン1の場合には
、第2ライン、第3ライン、第5ライン、第6ライン、
第8ライン・・・第nラインのようにラインアドレスを
変化させる必要がある。
そこで、第6図(a)に示されるような回路によって、
このようなラインアドレスの変化を実現する。
このようなラインアドレスの変化を実現する。
すなわち、同図において、221は、第1ラインのアド
レスを格納するレジスタであり、このレジスタ221の
値は、インクリメンタ222およびセレクタ225を介
してフリップフロップ226にロードされる。このロー
ドは、クロック信号CLKOに同期して行われ、5EL
=1のとき、レジスタ221の値はそのままロードされ
、5EL=0のとき、レジスタ221の値+1の値がロ
ードされる。これは、間引きパターン1と間引きパター
ン2では、1番目の操作ラインが異なるためである。す
なわち、間引きパターン1では1番目の走査ラインが第
2ラインとなり間引きパターン2では、1番目の走査ラ
インが第1ラインとなる。
レスを格納するレジスタであり、このレジスタ221の
値は、インクリメンタ222およびセレクタ225を介
してフリップフロップ226にロードされる。このロー
ドは、クロック信号CLKOに同期して行われ、5EL
=1のとき、レジスタ221の値はそのままロードされ
、5EL=0のとき、レジスタ221の値+1の値がロ
ードされる。これは、間引きパターン1と間引きパター
ン2では、1番目の操作ラインが異なるためである。す
なわち、間引きパターン1では1番目の走査ラインが第
2ラインとなり間引きパターン2では、1番目の走査ラ
インが第1ラインとなる。
フリップフロップ226の出力は、インクリメンタ22
3,224およびセレクタ225を介して再度フリップ
フロップ226に入力されており、これにより−1また
は+2の選択が可能なカウンタを構成する。
3,224およびセレクタ225を介して再度フリップ
フロップ226に入力されており、これにより−1また
は+2の選択が可能なカウンタを構成する。
この−1−1または+2の選択は、後述のンーケンサか
らインクリメンタ224に入力されるPLUS2EN信
号によって行われ、当該PLUS2EN信号がイネーブ
ル状態じL″)のとき+2、ディスエーブル状態じH−
)のとき+1カウンタとして動作する。
らインクリメンタ224に入力されるPLUS2EN信
号によって行われ、当該PLUS2EN信号がイネーブ
ル状態じL″)のとき+2、ディスエーブル状態じH−
)のとき+1カウンタとして動作する。
第6図に(b)に示されるように、縦方向にふける間引
きパターン1と間引きパターン2は、異なる二つのイン
クリメントパターンを持つので、当該二つのインクリメ
ントパターンを実現できるようにシーケンサを組む。
きパターン1と間引きパターン2は、異なる二つのイン
クリメントパターンを持つので、当該二つのインクリメ
ントパターンを実現できるようにシーケンサを組む。
本実施例のシーケンサは、クロック信号CLK1によっ
てカウントアツプされるカウンタ227およびデコーダ
228からなる5進カウンタと、前記2種のインクリメ
ントパターンの各々の+2の時を検出するOR回路22
9およびOR回路230と、これらの出力のいずれかを
選択するセレクタ231および当該セレクタ231の論
理出力を反転してPLUS2EN信号として出力インバ
ータ232とで構成されている。
てカウントアツプされるカウンタ227およびデコーダ
228からなる5進カウンタと、前記2種のインクリメ
ントパターンの各々の+2の時を検出するOR回路22
9およびOR回路230と、これらの出力のいずれかを
選択するセレクタ231および当該セレクタ231の論
理出力を反転してPLUS2EN信号として出力インバ
ータ232とで構成されている。
このような5進シーケンサにて、第6図(社)に示され
るような5回1周期のカウンタのインクリメントパター
ンを実現することができる。
るような5回1周期のカウンタのインクリメントパター
ンを実現することができる。
本実施例の場合には、このインクリメントパターンを4
0回繰り返すことで1周期(フレーム)が構成される。
0回繰り返すことで1周期(フレーム)が構成される。
このように、縮小制御回路200を構成する水平方向縮
小制御回路200Hおよび垂直方向縮小制御回路200
vにより、縮小制御回路200における水平および垂直
方向にふける異なる複数種の間引きパターンの生成と、
当該複数種の間引きパターンの出力の切り換えが可能と
なる。
小制御回路200Hおよび垂直方向縮小制御回路200
vにより、縮小制御回路200における水平および垂直
方向にふける異なる複数種の間引きパターンの生成と、
当該複数種の間引きパターンの出力の切り換えが可能と
なる。
なお、上記の縮小制御回路200の説明では縮小率が5
/8の場合について説明したが、同様の手法により、そ
の他の任意の縮小率に対応することができる。
/8の場合について説明したが、同様の手法により、そ
の他の任意の縮小率に対応することができる。
また、複雑な間引きシーケンスが要求される場合には、
間引きパターンのシーケンス部分を読み出し専用メモリ
などの記憶素子などに配憶させておくことにより、回路
構成などの簡略化を図ることができる。
間引きパターンのシーケンス部分を読み出し専用メモリ
などの記憶素子などに配憶させておくことにより、回路
構成などの簡略化を図ることができる。
一方、縮小制御回路200から出力されたデータを一時
的に保持するラインバッファメモリ300の構成の一例
を示すものが第7図である。
的に保持するラインバッファメモリ300の構成の一例
を示すものが第7図である。
本実施例のラインバッファメモリ300は、複数のFI
FO型メモリ305 (FIFOI)、 F I F
O型メモリ306 (FIFD2>およびFIFO型メ
モリ307 (FIFO3)、 F I F O型
メモリ308 (PIFO4)とを備えている。
FO型メモリ305 (FIFOI)、 F I F
O型メモリ306 (FIFD2>およびFIFO型メ
モリ307 (FIFO3)、 F I F O型
メモリ308 (PIFO4)とを備えている。
PIF[]1 およびFIFO2と、FIFO3および
PIF[]4 には、それぞれセレクタ303およびセ
レクタ304を介して、リードアドレスカウンタ301
およびライトアドレスカウンタ302が接続されている
。
PIF[]4 には、それぞれセレクタ303およびセ
レクタ304を介して、リードアドレスカウンタ301
およびライトアドレスカウンタ302が接続されている
。
FIFOI には、表示用ディスプレイ500の上半分
のデータが、FIFD2 には下半分のデータが格納さ
れ、同様に、FIFO3には上半分のデータが、PIF
O4には下半分のデータが格納される。
のデータが、FIFD2 には下半分のデータが格納さ
れ、同様に、FIFO3には上半分のデータが、PIF
O4には下半分のデータが格納される。
そして、PIFOL およびFIFO2と、PIFD3
およびFIFO4とは、セレクタ303ふよび304
によって、リード状態およびライト状態を互いに逆にす
ることにより、表示用ディスプレイ500における連続
した画像の表示が行われるものである。
およびFIFO4とは、セレクタ303ふよび304
によって、リード状態およびライト状態を互いに逆にす
ることにより、表示用ディスプレイ500における連続
した画像の表示が行われるものである。
すなわち、ライト時には、1ライン周期(第4図のクロ
ック信号CLKIの1周期)中に上側面のラインデータ
と、子画面のラインデータを、順次PIFDI(または
3)と、FIFO2(または4)に書き込み、リード時
には、F[FOl(または3)と、FIFD2(または
4)のラインデータを、表示続出回路400が同時に読
み出して表示用ディスプレイ500に出力することによ
り、画像の表示が行われる。
ック信号CLKIの1周期)中に上側面のラインデータ
と、子画面のラインデータを、順次PIFDI(または
3)と、FIFO2(または4)に書き込み、リード時
には、F[FOl(または3)と、FIFD2(または
4)のラインデータを、表示続出回路400が同時に読
み出して表示用ディスプレイ500に出力することによ
り、画像の表示が行われる。
このようなラインバッファメモリ300により、たとえ
ば液晶ディスプレイなどからなる本実施例の表示用ディ
スプレイ500のように、同時に2画面分のデータを必
要とする表示装置に対応している。
ば液晶ディスプレイなどからなる本実施例の表示用ディ
スプレイ500のように、同時に2画面分のデータを必
要とする表示装置に対応している。
なお、通常のビデオインターフェイスを持ち、同時に1
画面分のデータしか持つ必要がない場合には前述のよう
なラインバッファメモリ300は一切不要であり、縮小
制御回路200の出力を表示用ディスプレイ500に与
えるだけでよい。
画面分のデータしか持つ必要がない場合には前述のよう
なラインバッファメモリ300は一切不要であり、縮小
制御回路200の出力を表示用ディスプレイ500に与
えるだけでよい。
以下、本実施例の画像表示装置の作用の一例について説
明する。
明する。
まず、ビットマツプメモリ100に格納された画像デー
タは、同期信号Sに同期して縮小制御回路200に読み
出され、ラインバッファメモリ300に1ライン毎に書
き込まれる。
タは、同期信号Sに同期して縮小制御回路200に読み
出され、ラインバッファメモリ300に1ライン毎に書
き込まれる。
このとき、縮小制御回路200は、水平方向に対しデー
タを間引いてラインバッファメモリ300にデータを書
き込むとともに、ラインの飛び越し走査を行うことで、
垂直方向に対しデータを間引き、さらに、間引きパター
ンを1フレ一ム単位に切り換えて、ラインバッファメモ
リ300のFIFol(または3)と、PIFO2(ま
たは4)に書き込む。
タを間引いてラインバッファメモリ300にデータを書
き込むとともに、ラインの飛び越し走査を行うことで、
垂直方向に対しデータを間引き、さらに、間引きパター
ンを1フレ一ム単位に切り換えて、ラインバッファメモ
リ300のFIFol(または3)と、PIFO2(ま
たは4)に書き込む。
そして、ラインバッファメモリ300に格納されたデー
タは、この書き込み動作と互いに逆になる読み出し動作
としてFIFO2(または4)と、FIFOI(または
3)から表示読出回路400により、同期信号Sに同期
して読み出されて表示用ディスプレイ500に出力され
、当該表示用ディスプレイ500に縮小画像が表示され
る。
タは、この書き込み動作と互いに逆になる読み出し動作
としてFIFO2(または4)と、FIFOI(または
3)から表示読出回路400により、同期信号Sに同期
して読み出されて表示用ディスプレイ500に出力され
、当該表示用ディスプレイ500に縮小画像が表示され
る。
この時、前述の縮小制御回路200の機能により、出力
される間引きパターンを切り換えることで、固定的な単
一の間引きパターンの場合には捨てられるビット情報が
何フレームか(fllll引きパターンの種類による)
に1回は出力される。
される間引きパターンを切り換えることで、固定的な単
一の間引きパターンの場合には捨てられるビット情報が
何フレームか(fllll引きパターンの種類による)
に1回は出力される。
すなわち、縮小制御回路200において9J2図に示さ
れるように、もとの8ビツト (ドツト)のデータから
相互に補い合う5ビツト(ドツト)の間引きパターンl
および間引きパターン2を選択すると原画像は5/8に
縮小されて表示されることになる。
れるように、もとの8ビツト (ドツト)のデータから
相互に補い合う5ビツト(ドツト)の間引きパターンl
および間引きパターン2を選択すると原画像は5/8に
縮小されて表示されることになる。
8個のドツトを左から第1ビツト、第2ビツト・・・第
8ビツトと呼ぶことにし、第1ビツトのデータに着目す
る。たとえば、従来のように間引きパターン1だけを出
力することで縮小を行った場合には、第1ビツトのデー
タは必ず捨てられる。
8ビツトと呼ぶことにし、第1ビツトのデータに着目す
る。たとえば、従来のように間引きパターン1だけを出
力することで縮小を行った場合には、第1ビツトのデー
タは必ず捨てられる。
このため、出力される画像がジグザグになったり一部が
欠落するなどして画質が劣化し、文字画像の場合などで
は判読困難となるなどの問題を生じる。
欠落するなどして画質が劣化し、文字画像の場合などで
は判読困難となるなどの問題を生じる。
一方、本実施例の場合には、第2図に示される間引きパ
ターン1と間引きパターン2とを、たとえば1フレーム
毎に交互に出力することにより、第1ビツトのデータは
2回に1回の割合で出力されることになり、当該第1ビ
ツトのデータを救済して有効に利用することができる。
ターン1と間引きパターン2とを、たとえば1フレーム
毎に交互に出力することにより、第1ビツトのデータは
2回に1回の割合で出力されることになり、当該第1ビ
ツトのデータを救済して有効に利用することができる。
また、第1ビツトのデータが黒画素の場合には、表示用
ディスプレイ500上には、普通の半分の輝度で出力さ
れる。
ディスプレイ500上には、普通の半分の輝度で出力さ
れる。
これにより、必要以上に黒画素が強調されず、なおかつ
、すべてのドツトデータを有効に出力できるようになる
。特に、階調データを面積変調して(デイザ方式等)入
力されている写真などの画像においては、階調情報自体
も失われないため、単一の間引きパターンだけの出力の
場合に比較して、滑らかな画像が得られる。しかも、こ
のような効果は、「間引きパターンを切り換えるlとい
う簡明な原理に基づいているので、複雑な補間計算など
を必要とせず、上述のような簡単な回路で実現でき、デ
ィスプレイ表示のような実時間制御が必須な場合にを効
である。
、すべてのドツトデータを有効に出力できるようになる
。特に、階調データを面積変調して(デイザ方式等)入
力されている写真などの画像においては、階調情報自体
も失われないため、単一の間引きパターンだけの出力の
場合に比較して、滑らかな画像が得られる。しかも、こ
のような効果は、「間引きパターンを切り換えるlとい
う簡明な原理に基づいているので、複雑な補間計算など
を必要とせず、上述のような簡単な回路で実現でき、デ
ィスプレイ表示のような実時間制御が必須な場合にを効
である。
なお、間引きパターン数と縮小倍率との関係は、最低必
要な間引きパターン数をnとした場合、次の式で求まる
。
要な間引きパターン数をnとした場合、次の式で求まる
。
1/2”−’ ≦ 縮小率 < 1/2″−”ただ
し、n:自然数。
し、n:自然数。
また、この場合の縮小率は、単に整数分の1に限らず、
上記の5/8倍のような倍率にも容易に適用でき、良好
な縮小画像が得られる。
上記の5/8倍のような倍率にも容易に適用でき、良好
な縮小画像が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、間引きパターンの種類は3種以上でもよい。
また、画像表示装置の各部を構成する回路は、前記実施
例に例示したものに限定されない。
例に例示したものに限定されない。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。
って得られる効果を簡単に説明すれば、以下のとおりで
ある。
すなわち、本発明になる画像表示方法によれば、ビット
マツプ形記憶装萱に格納された2値画像の個々のビット
情報とディスプレイにおける表示画像の個々の画素とを
対応付けて表示する画像表示方法であって、前記ビット
マツプ形記憶装置に格納された原画像のビット情報を間
引くことによって縮小表示する際に、相互に補う形で成
立する2種以上の間引きパターンを抽出し、個々の前記
間引きパターンを、前記ディスプレイにおける表示フレ
ーム周期毎に切り換えて出力するので、たとえば、従来
のように原画像を構成するビット情報から単に一種類の
間引きパターンを構成する場合には必ず捨てられるビッ
ト情報を救済して出力することができるとともに、出力
頻度は原画像のドツトのばらつきに応じて変化する。
マツプ形記憶装萱に格納された2値画像の個々のビット
情報とディスプレイにおける表示画像の個々の画素とを
対応付けて表示する画像表示方法であって、前記ビット
マツプ形記憶装置に格納された原画像のビット情報を間
引くことによって縮小表示する際に、相互に補う形で成
立する2種以上の間引きパターンを抽出し、個々の前記
間引きパターンを、前記ディスプレイにおける表示フレ
ーム周期毎に切り換えて出力するので、たとえば、従来
のように原画像を構成するビット情報から単に一種類の
間引きパターンを構成する場合には必ず捨てられるビッ
ト情報を救済して出力することができるとともに、出力
頻度は原画像のドツトのばらつきに応じて変化する。
このため、縮小表示される文字画像などにおけるパター
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域な・どでは、モアレ縞などを生じる
ことなく、原画像のドツトのばらつきに比例した輝度の
画像が構成されるので、縮小画像の画質の劣化を防止す
ることができる。
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域な・どでは、モアレ縞などを生じる
ことなく、原画像のドツトのばらつきに比例した輝度の
画像が構成されるので、縮小画像の画質の劣化を防止す
ることができる。
さらに、通常、非整数分の1の倍率を実現する場合、従
来の単純な間引きパターンを用いる方式では、ビット情
報の採取の平等性を確保するなどの目的で複雑な補間計
算を行う回路が必要となるが、本発明の画像表示方法の
場合には単位ビット群(たとえば8ビツト)から互いに
補う合う形で数ビットを採取するだけなので、簡単な回
路構成で非整数分の1の変則的な倍率を実現することが
できる。
来の単純な間引きパターンを用いる方式では、ビット情
報の採取の平等性を確保するなどの目的で複雑な補間計
算を行う回路が必要となるが、本発明の画像表示方法の
場合には単位ビット群(たとえば8ビツト)から互いに
補う合う形で数ビットを採取するだけなので、簡単な回
路構成で非整数分の1の変則的な倍率を実現することが
できる。
才だ、本発明になる画像表示装置によれば、2値画像が
格納されるビットマツプ形記憶装置と、このビットマツ
プ形記憶装置に保持された個々のビット情報と個々の画
素とを対応付けて表示するディスプレイとからなる画像
表示装置であって、前記ビットマツプ形記憶装置に格納
されたビット情報から、相互に補う形で成立する2種以
上の間引きパターンを抽出する第1の手段と、前記ディ
スプレイの表示フレーム周期毎に、個々の前記間引きパ
ターンを切り換えて出力する第2の手段とを備えている
ので、たとえば、従来のように原画像を構成するビット
情報から単に一種類の間引きパターンを構成する場合に
は必ず捨てられるビット情報を救済して出力することが
できるとともに、出力頻度は原画像のドツトのばらつき
に応じて変化する。
格納されるビットマツプ形記憶装置と、このビットマツ
プ形記憶装置に保持された個々のビット情報と個々の画
素とを対応付けて表示するディスプレイとからなる画像
表示装置であって、前記ビットマツプ形記憶装置に格納
されたビット情報から、相互に補う形で成立する2種以
上の間引きパターンを抽出する第1の手段と、前記ディ
スプレイの表示フレーム周期毎に、個々の前記間引きパ
ターンを切り換えて出力する第2の手段とを備えている
ので、たとえば、従来のように原画像を構成するビット
情報から単に一種類の間引きパターンを構成する場合に
は必ず捨てられるビット情報を救済して出力することが
できるとともに、出力頻度は原画像のドツトのばらつき
に応じて変化する。
このため、縮小表示される文字画像などにおけるパター
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域などでは、モアレ縞などを生じるこ
となく、原画像のドツトのばらつきに比例した輝度の画
像が構成されるので、縮小画像の画質の劣化を防止する
ことができる。
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域などでは、モアレ縞などを生じるこ
となく、原画像のドツトのばらつきに比例した輝度の画
像が構成されるので、縮小画像の画質の劣化を防止する
ことができる。
さらに、通常、非整数分の1の倍率を実現する場合、従
来の単純な間引きパターンを用いる方式では、ビット情
報の採取の平等性を確保するなどの目的で複雑な補間計
算を行う回路が必要となるが、本発明の画像表示装置の
場合には単位ビット群(たとえば8ビツト)から互いに
補う合う形で数ビットを採取するだけなので、簡単な回
路構成で非整数分の1の変則的な倍率を実現することが
できる。
来の単純な間引きパターンを用いる方式では、ビット情
報の採取の平等性を確保するなどの目的で複雑な補間計
算を行う回路が必要となるが、本発明の画像表示装置の
場合には単位ビット群(たとえば8ビツト)から互いに
補う合う形で数ビットを採取するだけなので、簡単な回
路構成で非整数分の1の変則的な倍率を実現することが
できる。
第1図は、本発明の一実施例である画像表示装置の構成
の一例を示すブロック図、 第2図は、間引きパターンの生成方法の一例を示す説明
図、 第3図は、ビットマツプメモリの構成の一例を示す図、 第4図(a)およびら)は、表示用ディスプレイおよび
その制御信号の一例を示す説明図、 第5図は、縮小制御回路の一部の構成の一例を示すブロ
ック図、 第6図(a)および(b)は、縮小制御回路の一部の構
成の一例を示すブロック図およびその作用を説明する説
明図、 第7図は、ラインバッファメモリの構成の一例を示すブ
ロック図である。 1.2・・・間引キパターン、100・・・ビットマツ
プメモリ、200・・・縮小制御回路、200H・・・
水平方向縮小制御回路、200v・・・垂直方向縮小制
御回路、201・・・4進カウンタ、202・・・デコ
ーダ、203・・・セレクタ、204〜207・・・A
ND回路、208〜211・・・フリップフロップ、2
12’・・・5進カウンタ、213・・・セレクタ、2
14・・・フリップフロップ、221・・・レジスタ、
222〜224・・・インクリメンタ、225・・・セ
レクタ、226・・・フリップフロップ、227・・・
カウンタ、228・・・デコーダ、229.230・・
・OR回路、231・・・セレクタ、232・・・出力
インバータ、300・・・ラインバッファメモリ、30
1・・・リードアドレスカウンタ、302・・・ライト
アドレスカウンタ、303.304・・・セレクタ、3
05〜308・ ・ ・FIFO型メモツメモリ0・・
・表示読出回路、500・・・表示用ディスプレイ、5
01・・・画面、CLKO,CLKI。 CLK2・・・クロック信号、S・・・同期信号。 第1図
の一例を示すブロック図、 第2図は、間引きパターンの生成方法の一例を示す説明
図、 第3図は、ビットマツプメモリの構成の一例を示す図、 第4図(a)およびら)は、表示用ディスプレイおよび
その制御信号の一例を示す説明図、 第5図は、縮小制御回路の一部の構成の一例を示すブロ
ック図、 第6図(a)および(b)は、縮小制御回路の一部の構
成の一例を示すブロック図およびその作用を説明する説
明図、 第7図は、ラインバッファメモリの構成の一例を示すブ
ロック図である。 1.2・・・間引キパターン、100・・・ビットマツ
プメモリ、200・・・縮小制御回路、200H・・・
水平方向縮小制御回路、200v・・・垂直方向縮小制
御回路、201・・・4進カウンタ、202・・・デコ
ーダ、203・・・セレクタ、204〜207・・・A
ND回路、208〜211・・・フリップフロップ、2
12’・・・5進カウンタ、213・・・セレクタ、2
14・・・フリップフロップ、221・・・レジスタ、
222〜224・・・インクリメンタ、225・・・セ
レクタ、226・・・フリップフロップ、227・・・
カウンタ、228・・・デコーダ、229.230・・
・OR回路、231・・・セレクタ、232・・・出力
インバータ、300・・・ラインバッファメモリ、30
1・・・リードアドレスカウンタ、302・・・ライト
アドレスカウンタ、303.304・・・セレクタ、3
05〜308・ ・ ・FIFO型メモツメモリ0・・
・表示読出回路、500・・・表示用ディスプレイ、5
01・・・画面、CLKO,CLKI。 CLK2・・・クロック信号、S・・・同期信号。 第1図
Claims (1)
- 【特許請求の範囲】 1、ビットマップ形記憶装置に格納された2値画像の個
々のビット情報とディスプレイにおける表示画像の個々
の画素とを対応付けて表示する画像表示方法であって、
前記ビットマップ形記憶装置に格納された原画像のビッ
ト情報を間引くことによって縮小表示する際に、相互に
補う形で成立する2種以上の間引きパターンを抽出し、
個々の前記間引きパターンを、前記ディスプレイにおけ
る表示フレーム周期毎に切り換えて出力することを特徴
とする画像表示方法。 2、2値画像が格納されるビットマップ形記憶装置と、
このビットマップ形記憶装置に保持された個々のビット
情報と個々の画素とを対応付けて表示するディスプレイ
とからなる画像表示装置であって、前記ビットマップ形
記憶装置に格納されたビット情報から、相互に補う形で
成立する2種以上の間引きパターンを抽出する第1の手
段と、前記ディスプレイの表示フレーム周期毎に、個々
の前記間引きパターンを切り換えて出力する第2の手段
とを備えたことを特徴とする画像表示装置。 3、前記ディスプレイが、液晶ディスプレイであること
を特徴とする請求項2記載の画像表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2033420A JP2510019B2 (ja) | 1990-02-14 | 1990-02-14 | 画像表示方法および装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2033420A JP2510019B2 (ja) | 1990-02-14 | 1990-02-14 | 画像表示方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03236097A true JPH03236097A (ja) | 1991-10-22 |
JP2510019B2 JP2510019B2 (ja) | 1996-06-26 |
Family
ID=12386079
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2033420A Expired - Fee Related JP2510019B2 (ja) | 1990-02-14 | 1990-02-14 | 画像表示方法および装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2510019B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05242688A (ja) * | 1992-02-27 | 1993-09-21 | Hitachi Ltd | フラッシュeepromを用いた記録再生装置 |
US6587120B2 (en) | 1993-09-30 | 2003-07-01 | Hitachi, Ltd. | Liquid crystal display system capable of reducing and enlarging resolution of input display data |
JP2009130737A (ja) * | 2007-11-26 | 2009-06-11 | Seiko Epson Corp | 画像処理装置 |
JP2011259511A (ja) * | 2011-09-29 | 2011-12-22 | Seiko Epson Corp | 画像処理装置及び画像処理方法 |
-
1990
- 1990-02-14 JP JP2033420A patent/JP2510019B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05242688A (ja) * | 1992-02-27 | 1993-09-21 | Hitachi Ltd | フラッシュeepromを用いた記録再生装置 |
US6587120B2 (en) | 1993-09-30 | 2003-07-01 | Hitachi, Ltd. | Liquid crystal display system capable of reducing and enlarging resolution of input display data |
JP2009130737A (ja) * | 2007-11-26 | 2009-06-11 | Seiko Epson Corp | 画像処理装置 |
JP2011259511A (ja) * | 2011-09-29 | 2011-12-22 | Seiko Epson Corp | 画像処理装置及び画像処理方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2510019B2 (ja) | 1996-06-26 |
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