JPH03236097A - Method and device for image display - Google Patents
Method and device for image displayInfo
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- JPH03236097A JPH03236097A JP2033420A JP3342090A JPH03236097A JP H03236097 A JPH03236097 A JP H03236097A JP 2033420 A JP2033420 A JP 2033420A JP 3342090 A JP3342090 A JP 3342090A JP H03236097 A JPH03236097 A JP H03236097A
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- Liquid Crystal Display Device Control (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像表示技術に関し、特に、ビットマツプ方
式の画像表示における縮小表示などに適用して有効な技
術に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to image display technology, and in particular to technology that is effective when applied to reduced display in bitmap image display.
たとえば、情報処理機器やテレビジョン装置などにおけ
る画像表示手段として、従前の陰極線管に比較して大幅
な小型化および軽量化、さらには消費電力の低減などを
実現できるという利点を有する液晶ディスプレイが普及
している。For example, liquid crystal displays have become popular as an image display means in information processing equipment, television equipment, etc., as they have the advantage of being significantly smaller and lighter than conventional cathode ray tubes, as well as reducing power consumption. are doing.
ところで、このような液晶ディスプレイにおける画像の
表示技術としては、たとえば、特開平１−３１３４６号
公報に開示される技術が知られている。By the way, as a technique for displaying images on such a liquid crystal display, for example, a technique disclosed in Japanese Patent Application Laid-Open No. 1-31346 is known.
すなわち、飛び越し走査されるＩフレームの映像信号の
うち、互いに隣接し、かつ連続する奇数フィールドの映
像信号と偶数フィールドの映像信号とを、液晶駆動用電
極に重畳して印加する手段を設けるとともに、奇数フィ
ールドの映像信号と偶数フィールドの映像信号を極性が
互いに異なる交流映像信号とし、この交流映像信号の周
期はフレーム映像信号のフレーム周期と同一になるよう
にして、表示画像の分解能をテレビジョン映像信号の分
解能より低くする（縮小する）場合における、走査線の
間引きに起因する低周波数のフリッカ（ちらつき）現象
を抑止するとともに、滑らかな動画の表示を実現しよう
とするものである。That is, a means is provided for superimposing and applying adjacent and continuous odd-numbered field video signals and even-numbered field video signals to the liquid crystal driving electrodes among the I-frame video signals to be interlaced scanned; The odd field video signal and the even field video signal are made into AC video signals with different polarities, and the period of this AC video signal is made to be the same as the frame period of the frame video signal, so that the resolution of the displayed image can be adjusted to match that of the television video. This aims to suppress the low-frequency flicker phenomenon caused by thinning out of scanning lines when the signal resolution is lowered (reduced) than the signal resolution, and to realize smooth moving image display.
ところが、上記の従来技術は、通常のテレビジョン映像
信号のようなアナログ系の場合にはそれなりの効果があ
るものの、２値画像を取り扱う場合に固有な以下のよう
な課題に対する配慮がなされていない。However, although the above-mentioned conventional techniques are effective to some extent in the case of analog signals such as ordinary television video signals, they do not take into account the following issues that are unique to handling binary images. .
すなわち、ビットマツプ方式の画像表示において縮小表
示を行う場合、原画像を構成する複数のビット情報に単
純な間引き処理を施すだけでは、画像中の文字などを構
成する線や点の情報が欠落することが避けられず、判読
が困難になったり、擬似ハーフトーンを使用している領
域で、間引きパターンとデイザパターン（たとえば、原
画像の階調情報を面積変調したもの）との干渉によるモ
アレ縞が発生し、画質が劣化するなどの問題がある。In other words, when performing a reduced display in a bitmap-based image display, simply thinning out the multiple bits of information that make up the original image will result in the loss of information about lines and points that make up characters in the image. In areas where pseudo halftones are used, moiré fringes may occur due to interference between the thinning pattern and the dither pattern (for example, area modulation of the gradation information of the original image). This causes problems such as deterioration of image quality.
そこで、本発明の目的は、２値画像の縮小表示における
画質の劣化を防止することが可能な画像表示技術を提供
することにある。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide an image display technique that can prevent deterioration in image quality in reduced display of binary images.
本発明の他の目的は、簡単な回路構成で変則的な縮小倍
率による２値画像の縮小表示が可能な画像表示技術を提
供することにある。Another object of the present invention is to provide an image display technique capable of reducing and displaying a binary image using an irregular reduction magnification with a simple circuit configuration.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の言己述および添付図面から明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the written description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、本発明になる画像表示方法は、ビットマツプ
形記憶装置に格納された２値画像の個々のビット情報と
ディスプレイにおける表示画像の個々の画素とを対応付
けて表示する画像表示方法であって、ビットマツプ形記
憶装置に格納された原画像のビット情報を間引くことに
よって縮小表示する際に、相互に補う形で成立する２種
以上の間引きパターンを抽出し、個々の間引きパターン
を、ディスプレイにおける表示フレーム周期毎に切り換
えて出力するものである。That is, the image display method according to the present invention is an image display method in which each bit information of a binary image stored in a bitmap storage device is displayed in association with each pixel of an image displayed on a display, and the method includes: When displaying the original image in a reduced size by thinning out the bit information of the original image stored in the bitmap storage device, two or more types of thinning patterns that complement each other are extracted, and each thinning pattern is added to the display frame on the display. It is switched and output every cycle.
また、本発明になる画像表示装置は、２値画像が格納さ
れるビットマツプ形記憶装贋と、このビットマツプ形記
憶装置に保持された個々のビット情報と個々の画素とを
対応付けて表示するディスプレイとからなる画像表示装
置であって、ビットマツプ形記憶装置に格納されたビッ
ト情報から、相互に補う形で成立する２種以上の間引き
パターンを抽出する第１の手段と、ディスプレイの表示
フレーム周期毎に、個々の間引きパターンを切り換えて
出力する第２の手段とを設けたものである。Further, the image display device of the present invention includes a bitmap storage device in which a binary image is stored, and a display device that displays each bit information held in the bitmap storage device in association with each pixel. An image display device comprising: a first means for extracting two or more types of thinning patterns that are established in a mutually complementary manner from bit information stored in a bitmap storage device; and a second means for switching and outputting individual thinning patterns.
上記した本発明の画像表示方法によれば、たとえば、従
来のように原画像を構成するビット情報から単に一種類
の間引きパターンを構成する場合には必ず捨てられるビ
ット情報を救済して出力することができるとともに、出
力頻度は原画像のドツトのばらつきに応じて変化するの
で、縮小表示される文字画像などにおけるパターンの欠
落などが回避されるとともに、擬似ハーフトーンを使用
している領域などでは、モアレ縞などを生じることなく
原画像のドツトのばらつきに比例した輝度の画像が構成
される結果、縮小画像の画質の劣化を防止することがで
きる。According to the image display method of the present invention described above, for example, bit information that would always be discarded when simply constructing one type of thinning pattern from bit information constituting an original image as in the past can be saved and output. In addition, since the output frequency changes according to the variation of dots in the original image, it is possible to avoid missing patterns in character images that are displayed in a reduced size, and in areas where pseudo halftone is used, etc. As a result of constructing an image with brightness proportional to the dot variation of the original image without causing moire fringes, deterioration in image quality of the reduced image can be prevented.
また、通常、非整数分の１の倍率を実現する場合、従来
の単純な間引きパターンを用いる方式では、ビット情報
の採取の平等性を確保するなどの目的で複雑な補間計算
を行う回路が必要となるが、本発明の画像表示方法の場
合には単位ビット群（たとえば８ビツト）から互いに補
う合う形で数ビットを採取するだけなので、簡単な回路
構成で非整数分の１の変則的な倍率を実現することがで
きる。Additionally, when achieving a multiplication factor of 1/a non-integer, conventional methods using simple thinning patterns require a circuit that performs complex interpolation calculations to ensure equality of bit information collection. However, in the case of the image display method of the present invention, only a few bits are collected from a unit bit group (for example, 8 bits) in a manner that complements each other. magnification can be achieved.
また、上記した本発明の画像表示装置によれば、たとえ
ば、従来のように原画像を構成するビット情報から単に
一種類の間引きパターンを構成する場合には必ず捨てら
れるビット情報を救済して出力することができるととも
に、出力頻度は原画像のドツトのばらつきに応じて変化
するので、縮小表示される文字画像などにおけるパター
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域などでは、モアレ縞などを生じるこ
となく、原画像のドツトのばらつきに比例した輝度の画
像が構成される結果、縮小＃像の画質の劣化を防止する
ことができる。Further, according to the above-described image display device of the present invention, for example, bit information that would always be discarded when simply constructing one type of thinning pattern from bit information constituting an original image as in the conventional case is rescued and output. In addition, the output frequency changes according to the variation of dots in the original image, so it is possible to avoid missing patterns in character images that are displayed in a reduced size, and also to avoid missing patterns in areas where pseudo halftones are used. In this case, an image with brightness proportional to the dot variation of the original image is constructed without causing moiré fringes, and as a result, deterioration in the image quality of the reduced # image can be prevented.
また、通常、非整数分の１の倍率を実現する場合、従来
の単純な間引きパターンを用いる方式では、ビット情報
の採取の平等性を確保するなどの目的で複雑な補間計算
を行う回路が必要となるが、本発明の画像表示装置の場
合には単位ビット群（たとえば８ビツト）から互いに補
う合う形で数ビットを採取するだけなので、簡単な回路
構成で非整数分の１の変則的な倍率を実現することがで
きる。Additionally, when achieving a multiplication factor of 1/a non-integer, conventional methods using simple thinning patterns require a circuit that performs complex interpolation calculations to ensure equality of bit information collection. However, in the case of the image display device of the present invention, only a few bits are collected from a unit bit group (e.g., 8 bits) in a manner that complements each other. magnification can be achieved.
以下、図面を参照しながら、本発明の一実施例である画
像表示方法およびそれが実施される画像表示装置の一例
について詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An example of an image display method according to an embodiment of the present invention and an image display device in which the method is implemented will be described in detail below with reference to the drawings.
第１図は、本発明の一実施例である画像表示装置の構成
の一例を示すブロック図である。FIG. 1 is a block diagram showing an example of the configuration of an image display device that is an embodiment of the present invention.
本実施例の画像表示装置は、２値画像データのの１画素
に１ビツトが対応する形式で画像データが格納されるビ
ットマツプメモリ１００と、このビットマツプメモリ１
００から読み出されたビット情報に後述のような縮小処
理を施す縮小制御回路２００と、縮小後のビット情報を
保持するラインバッファメモリ３００と、表示読出回路
４００と、液晶ディスプレイなどからなる表示用ディス
プレイ５００とで構成されている。The image display device of this embodiment includes a bitmap memory 100 in which image data is stored in a format in which one bit corresponds to one pixel of binary image data, and this bitmap memory 100.
A display circuit consisting of a reduction control circuit 200 that performs reduction processing as described below on the bit information read from 00, a line buffer memory 300 that holds the reduced bit information, a display readout circuit 400, and a liquid crystal display, etc. It is composed of a display 500.
また、縮小制御回路２００および表示読出回路４００は
、表示用ディスプレイ５００における後述のような同期
信号Ｓに同期した動作を行っている。Further, the reduction control circuit 200 and the display readout circuit 400 operate in synchronization with a synchronization signal S as described later in the display 500.
なお、以下の本実施例では、説明を簡略化するため、−
例としてビットマツプメモリ１００におけるビット情報
が１の時は黒表示、０の時は白表示となるモノクロディ
ジタル画像を取り扱うが、１ドツトに対してｎビットを
割り当てれば、カラー画像を扱えることは言うまでもな
い。In addition, in this example below, in order to simplify the explanation, -
As an example, we are handling a monochrome digital image in which black is displayed when the bit information in the bit map memory 100 is 1, and white when it is 0, but it is possible to handle a color image by allocating n bits to 1 dot. Needless to say.
ビットマツプメモリ１００は、たとえば、第３図に示さ
れるようなデュアルポート型のダイナミックＲＡＭなど
からなるメモリ素子によって構成される。The bitmap memory 100 is constituted by a memory element such as a dual-port dynamic RAM as shown in FIG. 3, for example.
すなわち、同図において、ＲＡＳＪよびＣＡＳ信号は、
ＡＤＲ信号を時分割入力する際の選択条件として作用す
る他、ＤＴ１０Ｅ信号などを組み合わせて当該メモリ素
子の動作を決定するのに用いられる。That is, in the same figure, the RASJ and CAS signals are
In addition to acting as a selection condition when inputting the ADR signal in a time-division manner, it is also used in combination with the DT10E signal and the like to determine the operation of the memory element.
ＷＥ倍信号、ライト動作信号である。ＤＡＴＡ信号は、
ランダムポートのデータ人出力であり、ＡＤＲ信号で指
定されたアドレスのデータを自由にアクセスできる。ま
た、ＳｉＯ信号は、シリアルポートのデータ人出力であ
り、リード転送という動作により、当該メモリ素子に内
蔵されているシリアルバッファに前もって転送されてい
るデータをＳＣ信号を与えることで順次読み出すことが
できる。本実施例では、この内蔵シリアルバッファを一
時的なラインバッファとして用いることにしている。The WE multiplication signal is a write operation signal. The DATA signal is
This is the data output of the random port, and data at the address specified by the ADR signal can be freely accessed. In addition, the SiO signal is the data output of the serial port, and through an operation called read transfer, data that has been previously transferred to the serial buffer built in the memory element can be sequentially read out by applying the SC signal. . In this embodiment, this built-in serial buffer is used as a temporary line buffer.
一方、表示用ディスプレイ５００は、たとえば液晶ディ
スプレイなどで構成され、第４図（ｂ）に示されるクロ
ック信号ＣＬＫＯ，クロック信号ＣＬＫｌ、 クロック
信号ＣＬＫ２を与えることにより、同図（ａ）に示され
るような画面５０１に画像が表示されるようになってい
る。On the other hand, the display 500 is composed of, for example, a liquid crystal display, and by applying the clock signal CLKO, the clock signal CLKl, and the clock signal CLK2 shown in FIG. The image is displayed on a screen 501.
画面５０１は、縦方向が８０ドツト、横方向が４０ドツ
トからなり、上下方向の半分の位置で、主画面と下側面
とに分けられ、各々にデータを与えることで全体の画像
表示が行われる。The screen 501 consists of 80 dots in the vertical direction and 40 dots in the horizontal direction, and is divided into a main screen and a lower side at half positions in the vertical direction, and the entire image is displayed by giving data to each. .
クロック信号ＣＬＫＯは、垂直同期信号であり、４０ラ
インに１回発生する。クロック信号ＣＬＫ１は、水平同
期信号であり、１ラインに１回発生する。クロック信号
ＣＬＫ２は、データ転送りロックでありｌラインに５ク
ロック発生する。Clock signal CLKO is a vertical synchronization signal and is generated once every 40 lines. Clock signal CLK1 is a horizontal synchronization signal and is generated once per line. Clock signal CLK2 is a data transfer lock, and five clocks are generated on the l line.
主画面および下側面へのデータは、各々、クロック信号
ＣＬＫ２に同期して８ビツトずつ転送される。Data to the main screen and the lower side are each transferred in 8-bit units in synchronization with clock signal CLK2.
すなわち、同図ら）のＵＤ７〜０が上面面データ、ＬＤ
７〜０が下側面データである。In other words, UD7 to 0 of the same figure) are top surface data, and LD
7 to 0 are lower side data.
なお、第１図に示した同期信号Ｓは、クロック信号ＣＬ
ＫＯ，ＣＬＫＩ、ＣＬＫ２を示している。Note that the synchronization signal S shown in FIG. 1 is the clock signal CL.
KO, CLKI, and CLK2 are shown.
次に縮小制御回路２００の構成の一例について説明する
。本実施例の縮小制御回路２００は、お右よそ次のよう
な機能を持つ。Next, an example of the configuration of the reduction control circuit 200 will be described. The reduction control circuit 200 of this embodiment has approximately the following functions.
〔ｌ〕、水平方向に対しデータを間引いてラインバッフ
ァメモリ３００にデータを書き込む。[l] Data is thinned out in the horizontal direction and written to the line buffer memory 300.
（２）、垂直方向に対し、データを間引く。すなわち、
ラインの飛び越し走査を行う。(2) Thin out data in the vertical direction. That is,
Performs interlaced scanning of lines.
（３）、 （１）および（２）の間引きパターンを１フ
レ一ム単位に切り換える。(3) Switch the thinning patterns of (1) and (2) one frame at a time.
本実施例の縮小制御回路２００における間引きパターン
は、たとえば、第２図に示されるように、８ビツトから
互いに補い合うように５ビツトをとって生成される間引
きパターン１および間引きパターン２からなる。すなわ
ち、本実施例の場合の縮小率は５／８である。The thinning pattern in the reduction control circuit 200 of this embodiment is, for example, as shown in FIG. 2, consisting of a thinning pattern 1 and a thinning pattern 2, which are generated by taking 5 bits from 8 bits so as to complement each other. That is, the reduction ratio in this embodiment is 5/8.
第５図は、縮小制御回路２００を構成し、水平方向にお
ける間引き処理を行う水平方向縮小制御回路２００Ｈの
一例を示すブロック図である。FIG. 5 is a block diagram showing an example of a horizontal reduction control circuit 200H that constitutes the reduction control circuit 200 and performs thinning processing in the horizontal direction.
前述の第３図に示したように、１ライン分のデータが１
６ビツト単位にビットマツプメモリ１００からＳｉＯ信
号として読み出されるので、縮小制御回路２００には１
６ビツト単位にデータが人力される。また、後述のよう
に、縮小制御回路２００の後段に接続されるラインバッ
ファメモリ３００は、８ピット単位に書き込める構造と
なっているので、縮小制御回路２００からの出力は８ビ
ット単位に行われる。これは、最終的な出力が、本実施
例においては、第４図に示したように、８ビット単位に
転送する仕様となっているた給である。As shown in Figure 3 above, one line of data is
Since it is read out as a SiO signal from the bitmap memory 100 in units of 6 bits, the reduction control circuit 200 has 1
Data is manually input in 6-bit units. Furthermore, as will be described later, the line buffer memory 300 connected after the reduction control circuit 200 has a structure that allows writing in units of 8 pits, so the output from the reduction control circuit 200 is performed in units of 8 bits. This is because the final output is designed to be transferred in units of 8 bits in this embodiment, as shown in FIG.
一方、本実施例では、縮小倍率を５／８としているため
、１回のシリアルリード単位が５の倍数となり、これを
調整する必要があり、この調整動作を行うのが本回路で
ある。On the other hand, in this embodiment, since the reduction magnification is set to 5/8, the unit of one serial read is a multiple of 5, and this needs to be adjusted, and this adjustment operation is performed by this circuit.
すなわち、カウンタ２０１は、４進カウンタであり、当
該４進カウンタ２０１の出力は、デコーダ２０２に入力
されてデコード信号を生成する。That is, the counter 201 is a quaternary counter, and the output of the quaternary counter 201 is input to a decoder 202 to generate a decoded signal.
デコード信号は、それぞれＡＮＤ回路２０４，２０５．
２０６．２０７に入力されている。The decoded signals are sent to AND circuits 204, 205 .
It is input in 206.207.
まず、ＳＣに同期してＳｉＯから１６ビツト単位にデー
タを読み出す。読み出されたデータは、セレクタ２０３
に人力される際に１０ビツトに間引かれて入力される。First, data is read out from SiO in 16-bit units in synchronization with SC. The read data is sent to the selector 203
When input by hand, it is thinned out to 10 bits and input.
この人カバターンは、第２図に示した２種の間引きパタ
ーンとなるように、データ線を選択することで生成され
る。This human cover turn is generated by selecting data lines so as to form the two types of thinning patterns shown in FIG.
フリップフロップ２１４からセレクタ２０３に出力され
るＳＥＬ信号は、クロック信号ＣＬＫＯの人力毎に、す
なわち１フレームに１回ずつ切り替わるので、間引きパ
ターンｌおよび２も同様に切り替わる。Since the SEL signal output from the flip-flop 214 to the selector 203 is switched every time the clock signal CLKO is input, that is, once per frame, the thinning patterns 1 and 2 are also switched in the same way.
入力された１０ビツトのデータは、まずフリップフロッ
プ２０８に格納される。続いて、ＳＣ信号１クロツクに
つき１０ビツトずつ順次フリップフロップ２０９．フリ
ップフロップ２１０．フリップフロップ２１１に格納さ
れる。また、この格納操作と同時に、５進カウンタ２１
２によって動作するセレクタ２１３から８ビツトずつ読
み出され、順次、後段のラインバッファメモリ３００に
送出される。The input 10-bit data is first stored in flip-flop 208. Subsequently, flip-flops 209 . Flip-flop 210. It is stored in flip-flop 211. Also, at the same time as this storage operation, the quinary counter 21
8 bits at a time are read out from the selector 213 operated by the selector 213 and sequentially sent to the line buffer memory 300 at the subsequent stage.
この動作を１ライン分の必要なビット数だけ繰り返し、
動作を終了する。本実施例の場合には１ラインが４０ビ
ツト （ドツト）で構成されているので、１回で１ライ
ン分の処理が完了する。Repeat this operation for the required number of bits for one line,
Finish the operation. In the case of this embodiment, since one line consists of 40 bits (dots), processing for one line is completed at one time.
次に、第６図（ａ）は、縮小制御回路２００を構成し、
垂直方向の縮小処理を行う垂直方向縮小制御回路２００
Ｖの一例を示すブロック図である。Next, FIG. 6(a) shows the structure of the reduction control circuit 200,
Vertical reduction control circuit 200 that performs vertical reduction processing
FIG. 2 is a block diagram showing an example of V.
垂直方向の間引き制御は、ラインアドレスを計算する際
、↓２するか、＋１するかを選択可能とすることで実現
できる。Vertical thinning control can be realized by making it possible to select ↓2 or +1 when calculating the line address.
通常、間引かないで表示する場合のラインアドレスは、
第１ライン、第２ライン、第３ライン。Normally, the line address when displaying without thinning is
1st line, 2nd line, 3rd line.
・・・第ｎラインと順次増加させればよいが、間引く場
合には、例えば、第２図の間引きパターン１の場合には
、第２ライン、第３ライン、第５ライン、第６ライン、
第８ライン・・・第ｎラインのようにラインアドレスを
変化させる必要がある。...However, in the case of thinning out, for example, in the case of thinning pattern 1 shown in FIG. 2, the second line, third line, fifth line, sixth line,
8th line... It is necessary to change the line address like the nth line.
そこで、第６図（ａ）に示されるような回路によって、
このようなラインアドレスの変化を実現する。Therefore, by using a circuit as shown in FIG. 6(a),
This kind of line address change is realized.
すなわち、同図において、２２１は、第１ラインのアド
レスを格納するレジスタであり、このレジスタ２２１の
値は、インクリメンタ２２２およびセレクタ２２５を介
してフリップフロップ２２６にロードされる。このロー
ドは、クロック信号ＣＬＫＯに同期して行われ、５ＥＬ
＝１のとき、レジスタ２２１の値はそのままロードされ
、５ＥＬ＝０のとき、レジスタ２２１の値＋１の値がロ
ードされる。これは、間引きパターン１と間引きパター
ン２では、１番目の操作ラインが異なるためである。す
なわち、間引きパターン１では１番目の走査ラインが第
２ラインとなり間引きパターン２では、１番目の走査ラ
インが第１ラインとなる。That is, in the figure, 221 is a register that stores the address of the first line, and the value of this register 221 is loaded into a flip-flop 226 via an incrementer 222 and a selector 225. This loading is performed in synchronization with the clock signal CLKO, and the 5EL
When 5EL=1, the value of the register 221 is loaded as is, and when 5EL=0, the value of the register 221+1 is loaded. This is because the first operation line is different between thinning pattern 1 and thinning pattern 2. That is, in thinning pattern 1, the first scanning line becomes the second line, and in thinning pattern 2, the first scanning line becomes the first line.
フリップフロップ２２６の出力は、インクリメンタ２２
３，２２４およびセレクタ２２５を介して再度フリップ
フロップ２２６に入力されており、これにより−１また
は＋２の選択が可能なカウンタを構成する。The output of the flip-flop 226 is the incrementer 22
3, 224 and the selector 225 to the flip-flop 226, thereby forming a counter capable of selecting -1 or +2.
この−１−１または＋２の選択は、後述のンーケンサか
らインクリメンタ２２４に入力されるＰＬＵＳ２ＥＮ信
号によって行われ、当該ＰＬＵＳ２ＥＮ信号がイネーブ
ル状態じＬ″）のとき＋２、ディスエーブル状態じＨ−
）のとき＋１カウンタとして動作する。This selection of -1-1 or +2 is performed by a PLUS2EN signal input from an encoder to the incrementer 224, which will be described later.
), it operates as a +1 counter.
第６図に（ｂ）に示されるように、縦方向にふける間引
きパターン１と間引きパターン２は、異なる二つのイン
クリメントパターンを持つので、当該二つのインクリメ
ントパターンを実現できるようにシーケンサを組む。As shown in FIG. 6(b), thinning pattern 1 and thinning pattern 2 in the vertical direction have two different increment patterns, so a sequencer is set up so as to realize the two increment patterns.
本実施例のシーケンサは、クロック信号ＣＬＫ１によっ
てカウントアツプされるカウンタ２２７およびデコーダ
２２８からなる５進カウンタと、前記２種のインクリメ
ントパターンの各々の＋２の時を検出するＯＲ回路２２
９およびＯＲ回路２３０と、これらの出力のいずれかを
選択するセレクタ２３１および当該セレクタ２３１の論
理出力を反転してＰＬＵＳ２ＥＮ信号として出力インバ
ータ２３２とで構成されている。The sequencer of this embodiment includes a quinary counter consisting of a counter 227 and a decoder 228 that are incremented by the clock signal CLK1, and an OR circuit 22 that detects when each of the two types of increment patterns is +2.
9 and an OR circuit 230, a selector 231 that selects one of these outputs, and an inverter 232 that inverts the logical output of the selector 231 and outputs it as a PLUS2EN signal.
このような５進シーケンサにて、第６図（社）に示され
るような５回１周期のカウンタのインクリメントパター
ンを実現することができる。With such a quinary sequencer, it is possible to realize a counter increment pattern of five times one period as shown in FIG. 6 (Company).
本実施例の場合には、このインクリメントパターンを４
０回繰り返すことで１周期（フレーム）が構成される。In the case of this embodiment, this increment pattern is
One period (frame) is constructed by repeating this 0 times.
このように、縮小制御回路２００を構成する水平方向縮
小制御回路２００Ｈおよび垂直方向縮小制御回路２００
ｖにより、縮小制御回路２００における水平および垂直
方向にふける異なる複数種の間引きパターンの生成と、
当該複数種の間引きパターンの出力の切り換えが可能と
なる。In this way, the horizontal reduction control circuit 200H and the vertical reduction control circuit 200 constituting the reduction control circuit 200
v, generation of a plurality of different thinning patterns in the horizontal and vertical directions in the reduction control circuit 200;
It becomes possible to switch the output of the plurality of types of thinning patterns.
なお、上記の縮小制御回路２００の説明では縮小率が５
／８の場合について説明したが、同様の手法により、そ
の他の任意の縮小率に対応することができる。Note that in the above description of the reduction control circuit 200, the reduction rate is 5.
Although the case of /8 has been described, it is possible to deal with any other reduction ratio using the same method.
また、複雑な間引きシーケンスが要求される場合には、
間引きパターンのシーケンス部分を読み出し専用メモリ
などの記憶素子などに配憶させておくことにより、回路
構成などの簡略化を図ることができる。Additionally, if a complex thinning sequence is required,
By storing the sequence portion of the thinning pattern in a storage element such as a read-only memory, it is possible to simplify the circuit configuration.
一方、縮小制御回路２００から出力されたデータを一時
的に保持するラインバッファメモリ３００の構成の一例
を示すものが第７図である。On the other hand, FIG. 7 shows an example of the configuration of a line buffer memory 300 that temporarily holds data output from the reduction control circuit 200.
本実施例のラインバッファメモリ３００は、複数のＦＩ
ＦＯ型メモリ３０５ （ＦＩＦＯＩ）、 Ｆ Ｉ Ｆ
Ｏ型メモリ３０６ （ＦＩＦＤ２＞およびＦＩＦＯ型メ
モリ３０７ （ＦＩＦＯ３）、 Ｆ Ｉ Ｆ Ｏ型
メモリ３０８ （ＰＩＦＯ４）とを備えている。The line buffer memory 300 of this embodiment has a plurality of FIs.
FO type memory 305 (FIFOI), F I F
It includes an O-type memory 306 (FIFD2>), a FIFO-type memory 307 (FIFO3), and a FIFO-type memory 308 (PIFO4).
ＰＩＦ［］１ およびＦＩＦＯ２と、ＦＩＦＯ３および
ＰＩＦ［］４ には、それぞれセレクタ３０３およびセ
レクタ３０４を介して、リードアドレスカウンタ３０１
およびライトアドレスカウンタ３０２が接続されている
。A read address counter 301 is connected to PIF[]1 and FIFO2, and to FIFO3 and PIF[]4 via selector 303 and selector 304, respectively.
and a write address counter 302 are connected.
ＦＩＦＯＩ には、表示用ディスプレイ５００の上半分
のデータが、ＦＩＦＤ２ には下半分のデータが格納さ
れ、同様に、ＦＩＦＯ３には上半分のデータが、ＰＩＦ
Ｏ４には下半分のデータが格納される。The data of the upper half of the display 500 is stored in FIFOI, the data of the lower half is stored in FIFD2, and similarly, the data of the upper half is stored in FIFO3.
The lower half data is stored in O4.
そして、ＰＩＦＯＬ およびＦＩＦＯ２と、ＰＩＦＤ３
およびＦＩＦＯ４とは、セレクタ３０３ふよび３０４
によって、リード状態およびライト状態を互いに逆にす
ることにより、表示用ディスプレイ５００における連続
した画像の表示が行われるものである。And PIFOL and FIFO2 and PIFD3
and FIFO4 are selectors 303 and 304.
By reversing the read state and write state, continuous images are displayed on the display 500.
すなわち、ライト時には、１ライン周期（第４図のクロ
ック信号ＣＬＫＩの１周期）中に上側面のラインデータ
と、子画面のラインデータを、順次ＰＩＦＤＩ（または
３）と、ＦＩＦＯ２（または４）に書き込み、リード時
には、Ｆ［ＦＯｌ（または３）と、ＦＩＦＤ２（または
４）のラインデータを、表示続出回路４００が同時に読
み出して表示用ディスプレイ５００に出力することによ
り、画像の表示が行われる。That is, at the time of writing, the line data on the upper side and the line data on the child screen are sequentially transferred to PIFDI (or 3) and FIFO 2 (or 4) during one line period (one period of clock signal CLKI in FIG. 4). During writing and reading, the display successive circuit 400 simultaneously reads the line data of F[FOl (or 3) and FIFD2 (or 4) and outputs it to the display 500, thereby displaying an image.
このようなラインバッファメモリ３００により、たとえ
ば液晶ディスプレイなどからなる本実施例の表示用ディ
スプレイ５００のように、同時に２画面分のデータを必
要とする表示装置に対応している。With such a line buffer memory 300, it is possible to support a display device that requires data for two screens at the same time, such as the display 500 of this embodiment, which is made of a liquid crystal display or the like.
なお、通常のビデオインターフェイスを持ち、同時に１
画面分のデータしか持つ必要がない場合には前述のよう
なラインバッファメモリ３００は一切不要であり、縮小
制御回路２００の出力を表示用ディスプレイ５００に与
えるだけでよい。In addition, it has a normal video interface and can support 1 video at the same time.
If it is only necessary to hold data for a screen, the line buffer memory 300 as described above is not necessary at all, and it is sufficient to simply provide the output of the reduction control circuit 200 to the display 500.
以下、本実施例の画像表示装置の作用の一例について説
明する。An example of the operation of the image display device of this embodiment will be described below.
まず、ビットマツプメモリ１００に格納された画像デー
タは、同期信号Ｓに同期して縮小制御回路２００に読み
出され、ラインバッファメモリ３００に１ライン毎に書
き込まれる。First, the image data stored in the bitmap memory 100 is read out to the reduction control circuit 200 in synchronization with the synchronization signal S, and written into the line buffer memory 300 line by line.
このとき、縮小制御回路２００は、水平方向に対しデー
タを間引いてラインバッファメモリ３００にデータを書
き込むとともに、ラインの飛び越し走査を行うことで、
垂直方向に対しデータを間引き、さらに、間引きパター
ンを１フレ一ム単位に切り換えて、ラインバッファメモ
リ３００のＦＩＦｏｌ（または３）と、ＰＩＦＯ２（ま
たは４）に書き込む。At this time, the reduction control circuit 200 thins out data in the horizontal direction and writes the data to the line buffer memory 300, and performs interlaced line scanning.
Data is thinned out in the vertical direction, and the thinning pattern is switched frame by frame and written to FIFol (or 3) and PIFO2 (or 4) of the line buffer memory 300.
そして、ラインバッファメモリ３００に格納されたデー
タは、この書き込み動作と互いに逆になる読み出し動作
としてＦＩＦＯ２（または４）と、ＦＩＦＯＩ（または
３）から表示読出回路４００により、同期信号Ｓに同期
して読み出されて表示用ディスプレイ５００に出力され
、当該表示用ディスプレイ５００に縮小画像が表示され
る。Then, data stored in the line buffer memory 300 is read out from FIFO2 (or 4) and FIFOI (or 3) in synchronization with the synchronization signal S by the display readout circuit 400 as a readout operation that is opposite to this write operation. The image is read out and output to the display 500, and the reduced image is displayed on the display 500.
この時、前述の縮小制御回路２００の機能により、出力
される間引きパターンを切り換えることで、固定的な単
一の間引きパターンの場合には捨てられるビット情報が
何フレームか（ｆｌｌｌｌ引きパターンの種類による）
に１回は出力される。At this time, by switching the output thinning pattern using the function of the reduction control circuit 200 described above, it is possible to determine how many frames of bit information would be discarded in the case of a fixed single thinning pattern (depending on the type of the fullllll thinning pattern). )
It is output once every.
すなわち、縮小制御回路２００において９Ｊ２図に示さ
れるように、もとの８ビツト （ドツト）のデータから
相互に補い合う５ビツト（ドツト）の間引きパターンｌ
および間引きパターン２を選択すると原画像は５／８に
縮小されて表示されることになる。That is, the reduction control circuit 200 creates a thinning pattern l of 5 bits (dots) that complement each other from the original 8 bits (dots) data, as shown in Figure 9J2.
If thinning pattern 2 is selected, the original image will be displayed reduced to 5/8.
８個のドツトを左から第１ビツト、第２ビツト・・・第
８ビツトと呼ぶことにし、第１ビツトのデータに着目す
る。たとえば、従来のように間引きパターン１だけを出
力することで縮小を行った場合には、第１ビツトのデー
タは必ず捨てられる。We will call the eight dots from the left the 1st bit, the 2nd bit, . . . the 8th bit, and we will focus on the data of the 1st bit. For example, when reduction is performed by outputting only thinning pattern 1 as in the conventional case, the data of the first bit is always discarded.
このため、出力される画像がジグザグになったり一部が
欠落するなどして画質が劣化し、文字画像の場合などで
は判読困難となるなどの問題を生じる。As a result, the output image becomes zigzag or partially missing, resulting in degraded image quality, and in the case of character images, problems such as difficulty in reading occur.
一方、本実施例の場合には、第２図に示される間引きパ
ターン１と間引きパターン２とを、たとえば１フレーム
毎に交互に出力することにより、第１ビツトのデータは
２回に１回の割合で出力されることになり、当該第１ビ
ツトのデータを救済して有効に利用することができる。On the other hand, in the case of this embodiment, by alternately outputting thinning pattern 1 and thinning pattern 2 shown in FIG. 2, for example, every frame, the data of the first bit is The data of the first bit can be saved and used effectively.
また、第１ビツトのデータが黒画素の場合には、表示用
ディスプレイ５００上には、普通の半分の輝度で出力さ
れる。Further, when the first bit data is a black pixel, the pixel is outputted on the display 500 at half the normal brightness.
これにより、必要以上に黒画素が強調されず、なおかつ
、すべてのドツトデータを有効に出力できるようになる
。特に、階調データを面積変調して（デイザ方式等）入
力されている写真などの画像においては、階調情報自体
も失われないため、単一の間引きパターンだけの出力の
場合に比較して、滑らかな画像が得られる。しかも、こ
のような効果は、「間引きパターンを切り換えるｌとい
う簡明な原理に基づいているので、複雑な補間計算など
を必要とせず、上述のような簡単な回路で実現でき、デ
ィスプレイ表示のような実時間制御が必須な場合にを効
である。As a result, black pixels are not emphasized more than necessary, and all dot data can be effectively output. In particular, in images such as photographs where the gradation data is area modulated (dither method, etc.), the gradation information itself is not lost, so compared to the case where only a single thinning pattern is output. , a smooth image can be obtained. Moreover, since this effect is based on the simple principle of switching thinning patterns, it can be achieved with a simple circuit like the one described above without the need for complex interpolation calculations, and can be achieved using a simple circuit such as the one shown on a display. Effective when real-time control is essential.
なお、間引きパターン数と縮小倍率との関係は、最低必
要な間引きパターン数をｎとした場合、次の式で求まる
。Note that the relationship between the number of thinning patterns and the reduction magnification is determined by the following equation, where n is the minimum required number of thinning patterns.
１／２”−’ ≦ 縮小率 ＜ １／２″−”ただ
し、ｎ：自然数。1/2"-' ≦ Reduction rate <1/2"-", where n: natural number.
また、この場合の縮小率は、単に整数分の１に限らず、
上記の５／８倍のような倍率にも容易に適用でき、良好
な縮小画像が得られる。In addition, the reduction rate in this case is not limited to simply 1/integer,
It can be easily applied to a magnification such as the above-mentioned 5/8 times, and a good reduced image can be obtained.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the Examples and can be modified in various ways without departing from the gist thereof. Nor.
たとえば、間引きパターンの種類は３種以上でもよい。For example, there may be three or more types of thinning patterns.
また、画像表示装置の各部を構成する回路は、前記実施
例に例示したものに限定されない。Further, the circuits constituting each part of the image display device are not limited to those exemplified in the above embodiments.
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。Among the inventions disclosed in this application, the effects obtained by typical inventions are briefly described below.
すなわち、本発明になる画像表示方法によれば、ビット
マツプ形記憶装萱に格納された２値画像の個々のビット
情報とディスプレイにおける表示画像の個々の画素とを
対応付けて表示する画像表示方法であって、前記ビット
マツプ形記憶装置に格納された原画像のビット情報を間
引くことによって縮小表示する際に、相互に補う形で成
立する２種以上の間引きパターンを抽出し、個々の前記
間引きパターンを、前記ディスプレイにおける表示フレ
ーム周期毎に切り換えて出力するので、たとえば、従来
のように原画像を構成するビット情報から単に一種類の
間引きパターンを構成する場合には必ず捨てられるビッ
ト情報を救済して出力することができるとともに、出力
頻度は原画像のドツトのばらつきに応じて変化する。That is, according to the image display method of the present invention, each bit information of a binary image stored in a bitmap storage device is displayed in association with each pixel of an image displayed on a display. When the bit information of the original image stored in the bitmap storage device is thinned out and displayed in a reduced size, two or more types of thinning patterns that complement each other are extracted, and each of the thinning patterns is Since the output is switched and output every display frame period on the display, for example, bit information that would always be discarded when simply constructing one type of thinning pattern from the bit information constituting the original image as in the past can be saved. The output frequency changes depending on the variation of dots in the original image.
このため、縮小表示される文字画像などにおけるパター
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域な・どでは、モアレ縞などを生じる
ことなく、原画像のドツトのばらつきに比例した輝度の
画像が構成されるので、縮小画像の画質の劣化を防止す
ることができる。This avoids missing patterns in character images that are displayed in a reduced size, and eliminates moire fringes in areas where pseudo-halftones are used, and eliminates variations in dots in the original image. Since an image with proportional brightness is constructed, deterioration in image quality of the reduced image can be prevented.
さらに、通常、非整数分の１の倍率を実現する場合、従
来の単純な間引きパターンを用いる方式では、ビット情
報の採取の平等性を確保するなどの目的で複雑な補間計
算を行う回路が必要となるが、本発明の画像表示方法の
場合には単位ビット群（たとえば８ビツト）から互いに
補う合う形で数ビットを採取するだけなので、簡単な回
路構成で非整数分の１の変則的な倍率を実現することが
できる。Furthermore, when achieving a multiplication factor of 1/a non-integer, the conventional method using a simple thinning pattern requires a circuit that performs complex interpolation calculations to ensure equality of bit information collection. However, in the case of the image display method of the present invention, only a few bits are collected from a unit bit group (for example, 8 bits) in a manner that complements each other. magnification can be achieved.
才だ、本発明になる画像表示装置によれば、２値画像が
格納されるビットマツプ形記憶装置と、このビットマツ
プ形記憶装置に保持された個々のビット情報と個々の画
素とを対応付けて表示するディスプレイとからなる画像
表示装置であって、前記ビットマツプ形記憶装置に格納
されたビット情報から、相互に補う形で成立する２種以
上の間引きパターンを抽出する第１の手段と、前記ディ
スプレイの表示フレーム周期毎に、個々の前記間引きパ
ターンを切り換えて出力する第２の手段とを備えている
ので、たとえば、従来のように原画像を構成するビット
情報から単に一種類の間引きパターンを構成する場合に
は必ず捨てられるビット情報を救済して出力することが
できるとともに、出力頻度は原画像のドツトのばらつき
に応じて変化する。According to the image display device of the present invention, a bitmap type storage device in which a binary image is stored, and each bit information held in this bitmap type storage device are associated with each pixel and displayed. an image display device comprising: a display; a first means for extracting two or more types of thinning patterns that are established in a mutually complementary manner from bit information stored in the bitmap storage device; and second means for switching and outputting the individual thinning patterns for each display frame period, so that, for example, just one type of thinning pattern can be constructed from the bit information forming the original image as in the conventional method. Bit information that would always be discarded in some cases can be saved and output, and the output frequency changes depending on the dispersion of dots in the original image.
このため、縮小表示される文字画像などにおけるパター
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域などでは、モアレ縞などを生じるこ
となく、原画像のドツトのばらつきに比例した輝度の画
像が構成されるので、縮小画像の画質の劣化を防止する
ことができる。This avoids missing patterns in text images that are displayed in a reduced size, and in areas where pseudo halftones are used, moiré fringes do not occur, and dots that are proportional to the dot variations in the original image are avoided. Since a brightness image is constructed, it is possible to prevent deterioration of the image quality of the reduced image.
さらに、通常、非整数分の１の倍率を実現する場合、従
来の単純な間引きパターンを用いる方式では、ビット情
報の採取の平等性を確保するなどの目的で複雑な補間計
算を行う回路が必要となるが、本発明の画像表示装置の
場合には単位ビット群（たとえば８ビツト）から互いに
補う合う形で数ビットを採取するだけなので、簡単な回
路構成で非整数分の１の変則的な倍率を実現することが
できる。Furthermore, when achieving a multiplication factor of 1/a non-integer, the conventional method using a simple thinning pattern requires a circuit that performs complex interpolation calculations to ensure equality of bit information collection. However, in the case of the image display device of the present invention, only a few bits are collected from a unit bit group (e.g., 8 bits) in a manner that complements each other. magnification can be achieved.
第１図は、本発明の一実施例である画像表示装置の構成
の一例を示すブロック図、
第２図は、間引きパターンの生成方法の一例を示す説明
図、
第３図は、ビットマツプメモリの構成の一例を示す図、
第４図（ａ）およびら）は、表示用ディスプレイおよび
その制御信号の一例を示す説明図、
第５図は、縮小制御回路の一部の構成の一例を示すブロ
ック図、
第６図（ａ）および（ｂ）は、縮小制御回路の一部の構
成の一例を示すブロック図およびその作用を説明する説
明図、
第７図は、ラインバッファメモリの構成の一例を示すブ
ロック図である。
１．２・・・間引キパターン、１００・・・ビットマツ
プメモリ、２００・・・縮小制御回路、２００Ｈ・・・
水平方向縮小制御回路、２００ｖ・・・垂直方向縮小制
御回路、２０１・・・４進カウンタ、２０２・・・デコ
ーダ、２０３・・・セレクタ、２０４〜２０７・・・Ａ
ＮＤ回路、２０８〜２１１・・・フリップフロップ、２
１２’・・・５進カウンタ、２１３・・・セレクタ、２
１４・・・フリップフロップ、２２１・・・レジスタ、
２２２〜２２４・・・インクリメンタ、２２５・・・セ
レクタ、２２６・・・フリップフロップ、２２７・・・
カウンタ、２２８・・・デコーダ、２２９．２３０・・
・ＯＲ回路、２３１・・・セレクタ、２３２・・・出力
インバータ、３００・・・ラインバッファメモリ、３０
１・・・リードアドレスカウンタ、３０２・・・ライト
アドレスカウンタ、３０３．３０４・・・セレクタ、３
０５〜３０８・ ・ ・ＦＩＦＯ型メモツメモリ０・・
・表示読出回路、５００・・・表示用ディスプレイ、５
０１・・・画面、ＣＬＫＯ，ＣＬＫＩ。
ＣＬＫ２・・・クロック信号、Ｓ・・・同期信号。
第１図FIG. 1 is a block diagram showing an example of the configuration of an image display device according to an embodiment of the present invention, FIG. 2 is an explanatory diagram showing an example of a method for generating a thinning pattern, and FIG. 3 is a bitmap memory 4(a) and 4(a) are explanatory diagrams showing an example of the display and its control signals; FIG. 5 is an example of the structure of a part of the reduction control circuit. Block diagram: FIGS. 6(a) and 6(b) are block diagrams showing an example of the configuration of a part of the reduction control circuit and an explanatory diagram explaining its operation; FIG. 7 is an example of the configuration of the line buffer memory. FIG. 1.2... Thinning pattern, 100... Bitmap memory, 200... Reduction control circuit, 200H...
Horizontal reduction control circuit, 200v Vertical reduction control circuit, 201 Quaternary counter, 202 Decoder, 203 Selector, 204 to 207 A
ND circuit, 208-211... flip-flop, 2
12'... Quintal counter, 213... Selector, 2
14...Flip-flop, 221...Register,
222-224...Incrementer, 225...Selector, 226...Flip-flop, 227...
Counter, 228...Decoder, 229.230...
・OR circuit, 231... Selector, 232... Output inverter, 300... Line buffer memory, 30
1... Read address counter, 302... Write address counter, 303.304... Selector, 3
05~308・・・FIFO type memo memory 0・・
・Display reading circuit, 500...Display for display, 5
01...Screen, CLKO, CLKI. CLK2...Clock signal, S...Synchronization signal. Figure 1
Claims (1)
々のビット情報とディスプレイにおける表示画像の個々
の画素とを対応付けて表示する画像表示方法であって、
前記ビットマップ形記憶装置に格納された原画像のビッ
ト情報を間引くことによって縮小表示する際に、相互に
補う形で成立する２種以上の間引きパターンを抽出し、
個々の前記間引きパターンを、前記ディスプレイにおけ
る表示フレーム周期毎に切り換えて出力することを特徴
とする画像表示方法。 ２、２値画像が格納されるビットマップ形記憶装置と、
このビットマップ形記憶装置に保持された個々のビット
情報と個々の画素とを対応付けて表示するディスプレイ
とからなる画像表示装置であって、前記ビットマップ形
記憶装置に格納されたビット情報から、相互に補う形で
成立する２種以上の間引きパターンを抽出する第１の手
段と、前記ディスプレイの表示フレーム周期毎に、個々
の前記間引きパターンを切り換えて出力する第２の手段
とを備えたことを特徴とする画像表示装置。 ３、前記ディスプレイが、液晶ディスプレイであること
を特徴とする請求項２記載の画像表示装置。[Scope of Claims] 1. An image display method for displaying each bit information of a binary image stored in a bitmap storage device in association with each pixel of an image displayed on a display, comprising:
extracting two or more types of thinning patterns that are established in a mutually complementary manner when displaying the original image in a reduced size by thinning out the bit information of the original image stored in the bitmap storage device;
An image display method characterized in that each of the thinning patterns is switched and outputted every display frame period on the display. 2. a bitmap storage device in which a binary image is stored;
An image display device comprising a display that displays each bit information stored in the bitmap storage device in association with each pixel, the image display device comprising: A first means for extracting two or more types of thinning patterns that are established in a mutually complementary manner, and a second means for switching and outputting individual thinning patterns for each display frame period of the display. An image display device characterized by: 3. The image display device according to claim 2, wherein the display is a liquid crystal display.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033420A JP2510019B2 (en) | 1990-02-14 | 1990-02-14 | Image display method and device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033420A JP2510019B2 (en) | 1990-02-14 | 1990-02-14 | Image display method and device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03236097A true JPH03236097A (en) | 1991-10-22 |
| JP2510019B2 JP2510019B2 (en) | 1996-06-26 |
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ID=12386079
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2033420A Expired - Fee Related JP2510019B2 (en) | 1990-02-14 | 1990-02-14 | Image display method and device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510019B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05242688A (en) * | 1992-02-27 | 1993-09-21 | Hitachi Ltd | Recording and reproducing device employing flash eeprom |
| US6587120B2 (en) | 1993-09-30 | 2003-07-01 | Hitachi, Ltd. | Liquid crystal display system capable of reducing and enlarging resolution of input display data |
| JP2009130737A (en) * | 2007-11-26 | 2009-06-11 | Seiko Epson Corp | Image processing apparatus |
| JP2011259511A (en) * | 2011-09-29 | 2011-12-22 | Seiko Epson Corp | Image processing apparatus and image processing method |
-
1990
- 1990-02-14 JP JP2033420A patent/JP2510019B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05242688A (en) * | 1992-02-27 | 1993-09-21 | Hitachi Ltd | Recording and reproducing device employing flash eeprom |
| US6587120B2 (en) | 1993-09-30 | 2003-07-01 | Hitachi, Ltd. | Liquid crystal display system capable of reducing and enlarging resolution of input display data |
| JP2009130737A (en) * | 2007-11-26 | 2009-06-11 | Seiko Epson Corp | Image processing apparatus |
| JP2011259511A (en) * | 2011-09-29 | 2011-12-22 | Seiko Epson Corp | Image processing apparatus and image processing method |
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