JPH03235144A

JPH03235144A - キャッシュメモリ制御装置

Info

Publication number: JPH03235144A
Application number: JP2033055A
Authority: JP
Inventors: Takashi Oneda; 大根田　隆
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-02-13
Filing date: 1990-02-13
Publication date: 1991-10-21
Anticipated expiration: 2014-01-13
Also published as: JP2846697B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、主記憶のデータの一部のコピーを記憶し、記
憶データの仮想アドレスをタグ情報として記憶する仮想
アドレスキャッシュメモリに関する。

（ロ）従来の技術「インターフェース　１９８９年２月号　Ｐ、２６３〜
Ｐ、２７６Ｊに開示されているように、キャッシュメモ
リは大別して２つの方式に分けられ、１つは、仮想アド
レスをベースとしたタグ情報を記憶する仮想アドレスキ
ャッシュ、他の１つは、仮想アドレスをアドレス変換ユ
ニット（ＭＭＵと言う）で変換した物理アドレスを、タ
グ情報として記憶する物理アドレスキャッシュである。

仮想アドレスキャッシュは、プロセッサが出力する仮想
アドレスをそのまま用いてキャッシュをアクセスするの
で、アクセスを高速化できるという利点を有しているが
、プロセッサが実行しようとするプロセスを切換える、
所謂、コンテキストスイッチが起こる度に、キャッシュ
の内容をプラッシュしなければならないという欠点があ
る。

一方、物理アドレスキャッシュは、キャッシュと主記憶
との情報の一貫性が保たれるので、コンテキストスイッ
チが起こる度にキャッシュの内容をフラッシュする必要
はないが、アクセスのために物理アドレスへの変換を要
するため、その変換時間の分だけキャッシュのアクセス
が遅くなる。

（ハ）発明が解決しようとする課題従来の技術では、仮想アドレスキャッシュであっても物
理アドレスキャッシュであっても、利点を有するものの
各々個有の欠点を有し、理想的なキャッシュメモリ制御
を実現できなかった。

そこで、本発明は、仮想アドレスキャッシュにおけるア
クセスの高速化という利点を生かしつつ、キャッシュの
フラッシュ回数を減少させ、キャッシュの内容を有効に
利用できるようにすることを目的とするものである。

（ニ）課題を解決するための手段本発明は、主記憶のデータの一部のコピーを記憶するデ
ータメモリと、該データメモリに記憶したデータの仮想
アドレスの第１部分をタグ情報として記憶し、且つ、デ
ータの有効性を示すバリッドビットを記憶したタグメモ
リより成り、プロセッサが出力する仮想アドレスの第２
部分をアドレスとして入力するキャッシュメモリの制御
装置において、複数のプロセスの中から選択した２′″
×２°数（ｍ、ｎは自然数）のプロセスに対して（ｍ＋
ｎ）ビットのシリアルなプロセス識別番号を割り付け、
前記プロセッサが実行しようとするプロセスの前記プロ
セス識別番号を発生するプロセス識別番号発生手段を設
け、該発生手段から発生するプロセス識別番号の前記ｍ
ビット部分を前記タグメモリのタグ情報として付加的に
記憶し、且つ、前記ｎビット部分を前記キャッシュメモ
リのアドレスとして付加すると共に、前記プロセッサが
出力する仮想アドレスの第１部分及び前記発生手段から
発生するプロセス識別番号の前記ｍビット部分を、前記
タグメモリのタグ情報と比較する比較手段を備えること
により、上記課題を解決するものである。

又、本発明は、上述のキャッシュメモリ制御装置におい
て、前記ｎは自然数だけでなくＯを含み、更に、前記キ
ャッシュメモリのデータを無効化しようとするプロセス
の前記プロセス識別番号を発生する無効化プロセス識別
番号発生手段と、該無効化プロセス識別番号の前記ｎビ
ット部分により特定される前記タグメモリ内のエリアに
タグ情報として記憶されたプロセス識別番号部分と前記
無効化プロセス識別番号の前記ｍビット部分とを比較す
る第２の比較手段とを有し、比較の結果一致するキャッ
シュエントリーのデータのみを無効化するようにして、
上記課題を解決するものである。

（＊）作用本発明では、所定数のプロセスに割り付けられた（ｍ＋
ｎ）ビットのプロセス識別番号のうちｍビット部をタグ
メモリのタグ情報として付加し、ｎビット部分をキャッ
シュメモリのアドレスとして付加しているので、キャッ
シュメモリは２１数のエリアに分割され、各エリアが２
１数のプロセスより成るプロセスグループで利用される
こととなる。依って、プロセス識別番号が割り付けられ
た所定数のプロセス間であれば、コンテキストスイッチ
が起こっても、キャッシュ内容をフラッシュ、即ち、無
効化する必要がなくなる。又、基本的には仮想アドレス
キャッシュを採用しているため、アクセスの高速性も損
われない。

更に、フラッシュの必要性が生じたときは、上記分割エ
リアの１エリアのみをフラッシュして、他のエリアのデ
ータを有効的に利用できる。

又、第２の比較手段を用いるときは、上記分割エリアの
１エリアのうち所望のプロセスに関するデータのみをフ
ラッシュすることが可能となり、より一層の有効利用が
計られる。この第２の比較手段を採用する構成は、キャ
ッシュメモリが分割されず唯１つのエリアに２″″数の
プロセスが混在する場合にも適用できる。

〈へ）実施例第１図は、本発明の実施例としてのダイレクトマツブト
キャッシュを示すブロック図であり、（１）は仮想アド
レスＶＡを出力するＭＰＵ、（２）はデータを記憶する
主記憶、（３）は仮想アドレス■Ａを物理アドレスＲＡ
に変換するアドレス変換手段としてのＭＭＵ、（４＞は
主記憶のデータの一部のコピーを記憶するデータメモリ
（５）とタグメモリ（６）とより成るキャッシュメモリ
である。

（７）はＯ５が複数のプロセスに割り付けたプロセスＩ
Ｄのうち、ＭＰＵ（１）が実行しようとするプロセスＩ
ＤがセットされるレジスタＡであって、本実施例ではＯ
８が割り付けられるプロセスＩＤを２５６通りとしてい
るため、レジスタＡは８ビツトで構成されている。この
レジスタＡの出力は、ＭＭＵ（３）に入力されており、
ＭＭＵ（３）では実行しようとするプロセスに応じて仮
想アドレスＶＡを物理アドレスＲＡに変換し、主記憶（
２）にアドレスとして与えている。尚、仮想アドレスＶ
Ａのうちオフセット部分は主記憶（２）の下位アドレス
としてそのまま与えられる。

又、本実施例では、Ｏ８において、２５６通りのプロセ
スＩＤから任意の６４個までのプロセスを選択し、各プ
ロセスにシリアルな６ビツトのプロセス識別番号’ｏｏ
ｏｏｏｏ、、’ｏｏｏ。

０１」、・・・・・・’１１１１１１．を割り付けてお
り、その対応を第４図に示すようにテーブル（８）に記
憶している。そして、ＭＰＵ（１）が実行しようとする
プロセスに対応したプロセス識別番号を６ビツトのレジ
スタＢ（９）にセットするようにしている。

キャッシュメモリ（４）のデータメモリ（５〉及びタグ
メモリ（６）には、第２図に示す仮想アドレスＶＡ中の
インデックスフィールドが下位アドレスとして与えられ
、レジスタＢ（９）の下位２ビツトが上位アドレスとし
て与えられる。又、タグメモリ（６）には仮想アドレス
ＶＡ中のタグフィールドがタグ情報の下位ビットとして
記憶され、レジスタＢ（９）の上位４ビツトがタグ情報
の上位ビ・７トとして記憶される。このタグメモリ（６
）には、記憶したデータの有効性を示すバリッドビット
Ｖも記憶されており、このバリッドビットをリセットす
ることにより、対応するキャッシュデータはフラッシュ
、即ち、無効化される。

ところで、第１図において、（１０）（１１）（１２）
（１３）はバスの接続を制御するバッファ、（１４）は
レジスタＢの上位４ビツトの出力及びＭＰＵ（１）が出
力する仮想アドレスのタグフィールドをタグメモリ（６
）から読出したタグ情報と比較する比較器、（１５）は
比較器の出力と読出したバリッドビットとの論理積をと
るＡＮＤゲート、（１６）はＡＮＤゲートの出力に応じ
てバッファ（１０）（１１）（１２）（１３）を制御す
ると共に、タグメモリ（６）のバリッドビットをリセッ
トするコントロールロジック、（１７）はバリッドビッ
トをリセットするときのみコントロールロジック（１６
）が発生するロジックアドレスを選択スるマルチプレク
サＭＵＸ、（１８）はスーパーバイザーモードのときの
みＭＰＵ（１）が出力する物理アドレスを選択するＭＵ
Ｘであり、主記憶（２）の特定領域にはテーブル（８）
を含むＯ８が常駐されており、Ｏ８はスーパーバイザー
モードにおいてＭＰＵ（１）が出力する物理アドレスに
より直接アクセスされる。

以下、本実施例を更に詳しく説明する。

先ず、キャッシュメモリ（４）のアドレスには、上位に
レジスタＢからのプロセス識別番号の下位２ビツトが、
そして、下位に仮想アドレスＶＡのインデックスが与え
られているため、データメモリ（５）及びタグメモリ（
６）は、第３図に示すように、プロセス識別番号の下位
２ビツトに対応した４つのエリア（５ａ）　〜（５ｄ）
及び（６ａ）−（６ｄ）に分割され、これら各エリア内
においてインデックスでアドレス指定されるエントリー
にデータ及びタグ情報が記憶され、又、そのエントリー
からデータ及びタグ情報が読出される。ここで、レジス
タＢは６ビツトでアドレスとして利用される２ビツトを
除いた残りのビット数は４ビツトであるので、各分割エ
リアには、２’＝１６通りのプロセスに関するデータが
記憶可能となり、これらプロセスの識別は、タグメモリ
（６）内にタグ情報とし工記憶したプロセス識別番号の
上位４ビット部分で行われる。

例えば、第４図のようにプロセスＩＤに対してプロセス
識別番号が割り付けられているとき、プロセスＩＤ’４
１．のプロセスをＭＰＵ（１）が実行しようとして、プ
ロセスＩＤ’４１ＪをレジスタＡに、モして、プロセス
識別番号’ｏｔｏｏ。

１」をレジスタＢにセットし、仮想アドレスＶＡを出力
すると、データメモリ（５）においては、分割エリア（
５ｂ）のインデックスによりアドレス指定されたデータ
がバッファ（１１）を介してＭＰＵ（１＞に取込まれ、
タグメモリ（６）においては、分割エリア（６ｂ）のイ
ンデックスによりアドレス指定されたタグ情報が読出さ
れ、比較器（１４）において、レジスタＢの上位ｍビッ
ト部分及びＭＰＵ（１）が出力した仮想アドレスのタグ
フィールドと比較される。

比較の結果、タグが一致し、そのバリッドピットが有効
であれば、キャッシュがヒツトしたので、ＭＰＵ（１）
は取り込んだデータを正しいと判断して利用する。ヒツ
トしなかったときは、ＭＭＵ（３）で変換された物理ア
ドレスに基づき主記憶（２）から仮想アドレスに対応す
るデータがバッファ（１０）を介してＭＰＵ（１）に読
込まれる。又、このデータ及びレジスタＢの上位ｍビッ
ト部分とデータに対応する仮想アドレスのタグフィール
ドは、データメモリ（５）及びタグメモリ（６）におい
て、各々、分割エリア（５ｂ）及び（６ｂ）のインテ・
ノクスによりアドレス指定されるエントリーに記憶され
る。このとき、記憶したデータのパリ・ノドビ・ットが
リセットされていればそれを有効化する。

このように、キャッシュメモリ（４）の各分割エリアは
、１グループが最大１６通りのプロセスを含む、４つの
プロセスグループによって各々利用され、従って、これ
ら４つのプロセスグループに含まれる６４のプロセス間
でフンテキストスイ・７チが起こったときは、キャッシ
ュのフン・ソシュを行う必要がない。

即ち、第５図に示すように、Ｏ８はコンテキストスイッ
チが起こると、次にＭＰＵ（１）が実行すべきプロセス
が、テーブル（８）に割り付けられているプロセスであ
るか検索し、テーブル（８）のプロセスであれば、キャ
ッシュをフラッシュすることなく、そのプロセスＩＤを
レジスタＡに、そのプロセス識別番号をレジスタＢにセ
ットする。

又、テーブル（８）に割り付けられていないプロセスを
実行すべきときは、キャッシュメモリ（４）の４つの分
割エリアのうちいずれか１つのエリアを全てフラッシュ
する。具体的には、レジスタＢにフラッシュしようとす
るエリアに対応するプロセス識別番号の下位２ビツトを
セットし、ＭＰＵ（１）からコントロールロジック（１
６）にフラッシュの指示を与える。すると、フントロー
ルロジック（１６）は、エリア全域をカバーするロジッ
クアドレスをタグメモリ（６）に順次出力すると共に、
リセット信号を出力することにより、エリア内のバリッ
ドピットを全てハード的にリセットしてフラッシュを行
う。

そして、１エリアのフラッシュの後、そのエリアに対応
する複数のプロセス識別番号のいずれかを新たに実行し
ようとするプロセスＩＤに割り付は変更し、以下同様に
、レジスタＡ及びＢへのセットを行う。

上述の実施例においては、分割エリアの１つのエリアを
全てフラッシュするようにしたが、第６図に示す構成を
付加すれば、１エリア中の１つのプロセスに関するデー
タのみをフラッシュすることができる。

即ち、第６図において、（１７）はレジスタＢの上位ｍ
ビットとタグメモリの上位ｍビットのタグ情報とを比較
する比較器、（１８）は比較器（１７）からの一致信号
に応じてリセット信号を発生する以外は、コントロール
ロジック（１６）と同一の機能を有するコントロールロ
ジックであり、あるプロセスに関するデータをフラッシ
ュする場合には、レジスタＢにそのプロセスのプロセス
識別番号をセットする。このようにすれば、タグメモリ
（６）のレジスタＢの下位２ビツトで指定されるエリア
の全エントリーが、ロジックアドレスにより順次アトスレ犀指定されるが、プロセス識別番号のｍビット部分が
一致するエントリーのバリッドビットのみがリセットさ
れ、従って、レジスタＢにセットしたプロセスに関する
データのみがフラッシュされることとなる。依って、他
のプロセスに関するデータは有効的に利用できる。

ところで、キャッシュメモリ（４）の上位アドレスとし
て与えるレジスタＢの下位ｎビットにおいて、数値ｎが
ｒ□」のときは、２６＝１となりキャッシュメモリ（４
）は分割されず唯ｔつのエリアとなる。そして、この唯
１のエリアに２“通りのプロセスに関するデータを記憶
可能となる。第６図に示した比較器（１７）を用いた第
２の実施例は、このような唯ｔつのエリアしかない場合
に対しても適用可能であり、キャッシュメモリ（４）の
データを有効に利用できるように作用する。

以上の説明においては、実行しようとするプロセスのプ
ロセスＩＤ及びプロセス識別番号を各々セットする独立
したレジスタＡ及びＢを有する例であったが、レジスタ
Ａの所定のビット出力をプロセス識別番号として用い、
レジスタＢをＡで兼用することもできる。例えば、レジ
スタＡの下位６ビツトの出力を、レジスタＢの出力の代
わりに用いるのである。この場合、例えば、プロセス識
別番号’ｏｏｏｏｏｏ、には、プロセスＩＤ０゜６４．
１２８，１９２のうちのいずれか１つのプロセスＩＤを
割り付けなければならないように、プロセス識別番号に
対して任意のプロセスＩＤを割り付けることができない
という制御が加えられ、このために、前述の実施例と比
べれば自由度は減るが、回路構成は簡略化される。

又、本発明は、上述のダイレクトマツブトキャッシュだ
けでなく、ｎウエイセットアソシエイテイブキャッシュ
にも適用できることは言うまでもない。

（ト）発明の効果本発明に依れば、仮想アドレスキャッシュを基本として
アクセスの高速化を保ちながら、コンテキストスイッチ
によるキャッシュ内容のフラッシュ回数を減少させるこ
とができる。又、プロセスに関連してキャッシュ内容の
フラッシュを部分的に行えるので、キャッシュ内容の有
効利用を計ることができる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は仮想アドレスのフィールド内容を示す図、第３図は
キャッシュメモリとプロセス識別番号との関係を示す図
、第４図はプロセスＩＤとプロセス識別番号との対応テ
ーブルを示す図、第５図は実施例におけるＯ８の処理内
容を示すフローチャート、第６図は他の実施例の要部を
示すブロック図である。（１）・・・ＭＰＵ、　（２）・・・主記憶、　（３）
・・・ＭＭＵ、　　　（４）・・・キャッシュメモリ、
　　（５）・・・データメモリ、　　（６）・・・タグ
メモリ、　（７）・・・レジスタＡ１（８）・・・テー
ブル、　（９）・・レジスタＢ、　　（１４）（１７）
・・・比較器、（１６）（１８）・・・コントロールロ
ジック。

Claims

【特許請求の範囲】

（１）主記憶のデータの一部のコピーを記憶するデータ
メモリと、該データメモリに記憶したデータの仮想アド
レスの第１部分をタグ情報として記憶し、且つ、データ
の有効性を示すバリッドビットを記憶したタグメモリと
より成り、プロセッサが出力する仮想アドレスの第２部
分をアドレスとして入力するキャッシュメモリの制御装
置において、複数のプロセスの中から選択した２＾ｍ×
２＾ｎ数（ｍ、ｎは自然数）のプロセスに対して（ｍ＋
ｎ）ビットのシリアルなプロセス識別番号を割り付け、
前記プロセッサが実行しようとするプロセスの前記プロ
セス識別番号を発生するプロセス識別番号発生手段を設
け、該発生手段から発生するプロセス識別番号の前記ｍ
ビット部分を前記タグメモリのタグ情報として付加的に
記憶し、且つ、前記ｎビット部分を前記キャッシュメモ
リのアドレスとして付加すると共に、前記プロセッサが
出力する仮想アドレスの第１部分及び前記発生手段から
発生するプロセス識別番号の前記ｍビット部分を、前記
タグメモリのタグ情報と比較する比較手段を備えたこと
を特徴とするキャッシュメモリ制御装置。
（２）請求項１記載のキャッシュメモリ制御装置におい
て、前記ｎは自然数だけでなく０を含み、更に、前記キ
ャッシュメモリのデータを無効化しようとするプロセス
の前記プロセス識別番号を発生する無効化プロセス識別
番号発生手段と、該無効化プロセス識別番号の前記ｎビ
ット部分により特定される前記タグメモリ内のエリアに
タグ情報として記憶されたプロセス識別番号部分と前記
無効化プロセス識別番号の前記ｍビット部分とを比較す
る第２の比較手段とを有し、比較の結果一致するキャッ
シュエントリーのデータのみを無効化することを特徴と
したキャッシュメモリ制御装置。