JPH03110648A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH03110648A JPH03110648A JP1248934A JP24893489A JPH03110648A JP H03110648 A JPH03110648 A JP H03110648A JP 1248934 A JP1248934 A JP 1248934A JP 24893489 A JP24893489 A JP 24893489A JP H03110648 A JPH03110648 A JP H03110648A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 50
- 239000000872 buffer Substances 0.000 claims description 27
- 230000000875 corresponding effect Effects 0.000 abstract 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アドレス変換バッファ（ＴＬＢ）を有する多
重仮想アドレス空間式データ処理システム番こ関する。
重仮想アドレス空間式データ処理システム番こ関する。
［従、来の技術］
従来、′多重仮想記憶空間における、仮想アドレシング
を用いる処理システ“ムにおいては、゛仮想アドレス空
間と論理アドレスから実アドレスを求め、るアドレス変
換を高速に行なうためにアドレス変換バッファ（Ｔ Ｌ
Ｉ３ ）を用いることは周知である。
を用いる処理システ“ムにおいては、゛仮想アドレス空
間と論理アドレスから実アドレスを求め、るアドレス変
換を高速に行なうためにアドレス変換バッファ（Ｔ Ｌ
Ｉ３ ）を用いることは周知である。
アドレス変換は、仮想アドレス空間毎にシステムにより
定められた変換テーブルであるセグメントテーブルとペ
ージテーブルとを用いて行なわれる。前記ＴＬＢの各エ
ントリには、そのセグメントテーブルの主記憶上の起点
となる、セグメントテーブル記述子（ＳＴＤ）中に定義
されているセグメントテーブル起点（ＳＴｏ）を格納す
るフィールドと、そのセグメントテーブル中に定義され
ている共通セグメントビット（Ｃ）を格納するフィール
ドが設けられている。前記ＴＬＢによる変換には、ＳＴ
Ｏ及びＣフィールドの内容により実アドレスへの変換の
成功（Ｔ Ｌ Ｂヒツト）が判定される。この際、アド
レス空間へのアクセス時に、ＳＴＯフィールドの内容は
、アクセスする空間の仮想アドレスから実アドレスへの
変換に使用するＳＴＤ内のＳＴＯと比較され、一致した
場合に変換が成功したと判定されるが、Ｃフィールドの
内容が‘１’である場合、すなわち、前記セグメントテ
ーブルが全アドレス空間で共通なセグメントテーブルで
ある場合、当該ＴＬＢエントリ中のＳＴＯフィールドの
内容と前記ＳＴＤ中のＳＴＯとを比較することなく、変
換成功と判定している。
定められた変換テーブルであるセグメントテーブルとペ
ージテーブルとを用いて行なわれる。前記ＴＬＢの各エ
ントリには、そのセグメントテーブルの主記憶上の起点
となる、セグメントテーブル記述子（ＳＴＤ）中に定義
されているセグメントテーブル起点（ＳＴｏ）を格納す
るフィールドと、そのセグメントテーブル中に定義され
ている共通セグメントビット（Ｃ）を格納するフィール
ドが設けられている。前記ＴＬＢによる変換には、ＳＴ
Ｏ及びＣフィールドの内容により実アドレスへの変換の
成功（Ｔ Ｌ Ｂヒツト）が判定される。この際、アド
レス空間へのアクセス時に、ＳＴＯフィールドの内容は
、アクセスする空間の仮想アドレスから実アドレスへの
変換に使用するＳＴＤ内のＳＴＯと比較され、一致した
場合に変換が成功したと判定されるが、Ｃフィールドの
内容が‘１’である場合、すなわち、前記セグメントテ
ーブルが全アドレス空間で共通なセグメントテーブルで
ある場合、当該ＴＬＢエントリ中のＳＴＯフィールドの
内容と前記ＳＴＤ中のＳＴＯとを比較することなく、変
換成功と判定している。
また、前記ＴＬＢエントリのフィールドには、例えば、
仮想計算機システムなどでは、特公昭５７−２３３４７
号に示される様に、ゲスト仮想計算機（ゲストＶＭ）の
識別情報として、ＶＭ−ＩＤフィールドを設け、性能の
向上を図っている。
仮想計算機システムなどでは、特公昭５７−２３３４７
号に示される様に、ゲスト仮想計算機（ゲストＶＭ）の
識別情報として、ＶＭ−ＩＤフィールドを設け、性能の
向上を図っている。
ＩＢＭ社ＥＳＡ／３７０ アーキテクチャにおいては
、アドレス空間へのアクセスのため、前記ＴＬＢによる
変換を行なうとき、当該アドレス空間の仮想アドレスか
ら実アドレスへの変換に使用するＳＴＤに定義されるプ
ライベート制御情報（プライベート制御ビット）により
、当該アドレス空間がプライベート空間であることが示
されている場合、そのアドレス空間のアクセスのために
索引されたＴＬＢエントリ内の変換対が、共通セグメン
ト変換対であっても、当該変換対の使用によるアドレス
変換を許していない。
、アドレス空間へのアクセスのため、前記ＴＬＢによる
変換を行なうとき、当該アドレス空間の仮想アドレスか
ら実アドレスへの変換に使用するＳＴＤに定義されるプ
ライベート制御情報（プライベート制御ビット）により
、当該アドレス空間がプライベート空間であることが示
されている場合、そのアドレス空間のアクセスのために
索引されたＴＬＢエントリ内の変換対が、共通セグメン
ト変換対であっても、当該変換対の使用によるアドレス
変換を許していない。
このようなアーキテクチャを実現する処理システムにお
いては、プライベート空間アクセスのため前記ＴＬＢ索
引による変換対が、共通セグメント変換対である場合、
当該変換対を使用せず、前記主記憶上のセグメントテー
ブルおよびページテーブルの索引による変換を常に行な
う必要がある。
いては、プライベート空間アクセスのため前記ＴＬＢ索
引による変換対が、共通セグメント変換対である場合、
当該変換対を使用せず、前記主記憶上のセグメントテー
ブルおよびページテーブルの索引による変換を常に行な
う必要がある。
［発明が解決しようとする課題］
上記従来技術は、プライベート空間へのアクセスの際、
ＴＬＢ、特に複数のロウより構成されるＴＬＢ索引によ
る変換対が共通セグメント変換対である場合、前述のよ
うにその変換対を使用せず、主記憶上のセグメントテー
ブル、ページテーブルの索引による変換を常に行なう必
要がある。そのため、プライベート空間へのアクセスが
同一ページ内で連続したような場合、主記憶上のセグメ
ントテーブル、ページテーブルの索引による変換が多発
し、処理性能上余計なオーバーヘッドが発生する６ 本発明の目的は、主記憶上のセグメントテーブル、ペー
ジテーブルの索引による変換の多発によって発生するオ
ーバーヘッドを低減することができるデータ処理システ
ムを提供することにある。
ＴＬＢ、特に複数のロウより構成されるＴＬＢ索引によ
る変換対が共通セグメント変換対である場合、前述のよ
うにその変換対を使用せず、主記憶上のセグメントテー
ブル、ページテーブルの索引による変換を常に行なう必
要がある。そのため、プライベート空間へのアクセスが
同一ページ内で連続したような場合、主記憶上のセグメ
ントテーブル、ページテーブルの索引による変換が多発
し、処理性能上余計なオーバーヘッドが発生する６ 本発明の目的は、主記憶上のセグメントテーブル、ペー
ジテーブルの索引による変換の多発によって発生するオ
ーバーヘッドを低減することができるデータ処理システ
ムを提供することにある。
本発明による他の目的は、ＴＬＢにプライベート空間ア
クセスのアドレス変換対を登録させる手段を有するデー
タ処理システムを提供することにある。
クセスのアドレス変換対を登録させる手段を有するデー
タ処理システムを提供することにある。
［課題を解決するための手段］
上記目的を達成するために、本発明によるデータ処理シ
ステムは、アドレス変換対を保持し、論理アドレスの一
部で索引されるアドレス変換バッファを有する仮想アド
レス空間式データ処理システムにおいて、前記アドレス
変換バッファの各エントリに、仮想アドレスから実アド
レスへの変換に使用するセグメントテーブル記述子に定
義されるプライベート空間制御情報を格納するフィール
ドを設けたものである。
ステムは、アドレス変換対を保持し、論理アドレスの一
部で索引されるアドレス変換バッファを有する仮想アド
レス空間式データ処理システムにおいて、前記アドレス
変換バッファの各エントリに、仮想アドレスから実アド
レスへの変換に使用するセグメントテーブル記述子に定
義されるプライベート空間制御情報を格納するフィール
ドを設けたものである。
本発明によるデータ処理装置は、他の見地によれば、ア
ドレス変換対を保持し、論理アドレスの一部で索引され
るアドレス変換バッファを有する仮想アドレス空間式デ
ータ処理システムにおいて。
ドレス変換対を保持し、論理アドレスの一部で索引され
るアドレス変換バッファを有する仮想アドレス空間式デ
ータ処理システムにおいて。
前記アドレス変換バッファの各エントリに、仮想アドレ
スから実アドレスへの変換に使用するセグメントテーブ
ル記述子に定義されるプライベート空間制御情報を格納
するフィ、−ルドを設けるとともに、アドレス空間への
アクセス時に、当該アドレス空間の仮想アドレスから実
アドレスへの変換に使用するセグメントテーブル記述子
に定義されるプライベート空間制御情報と前記アドレス
変換バッファのプライベート空間制御情報フィールドの
内容とを比較し、両者の一致をアドレス変換成功の条件
とするアドレス変換成功判定手段を具備したことを特徴
とするものである。
スから実アドレスへの変換に使用するセグメントテーブ
ル記述子に定義されるプライベート空間制御情報を格納
するフィ、−ルドを設けるとともに、アドレス空間への
アクセス時に、当該アドレス空間の仮想アドレスから実
アドレスへの変換に使用するセグメントテーブル記述子
に定義されるプライベート空間制御情報と前記アドレス
変換バッファのプライベート空間制御情報フィールドの
内容とを比較し、両者の一致をアドレス変換成功の条件
とするアドレス変換成功判定手段を具備したことを特徴
とするものである。
本発明によるデータ処理システムは、さらに他の見地に
よれば、アドレス変換対および共通セグメントビットを
保持し、論理アドレスの一部で索引される少なくとも１
ロウで構成されるアドレス変換バッファを有する仮想ア
ドレス空間式データ処理システムにおいて、前記アドレ
ス変換バッファの各エントリに、仮想アドレスから実ア
ドレスへの変換に使用するセグメントテーブル記述子に
定義されるプライベート空間制御ビットを格納するフィ
ールドを設けるとともに、アドレス空間へのアクセス時
に、当該アドレス空間の仮想アドレスから実アドレスへ
の変換に使用するセグメントテーブル記述子に定義され
るプライベート空間制御ビットと前記アドレス変換バッ
ファのプライベート空間制御ビットフィールドの値とを
比較し、両者の一致をアドレス変換成功の条件とするア
ドレス変換成功判定手段を具備し、前記アドレス変換バ
ッファの同一エントリ内の前記プライベート空間制御ビ
ットフィールドおよび前記共通セグメントビットフィー
ルドには同時に論理値″１′を登録しないようにしたも
のである。
よれば、アドレス変換対および共通セグメントビットを
保持し、論理アドレスの一部で索引される少なくとも１
ロウで構成されるアドレス変換バッファを有する仮想ア
ドレス空間式データ処理システムにおいて、前記アドレ
ス変換バッファの各エントリに、仮想アドレスから実ア
ドレスへの変換に使用するセグメントテーブル記述子に
定義されるプライベート空間制御ビットを格納するフィ
ールドを設けるとともに、アドレス空間へのアクセス時
に、当該アドレス空間の仮想アドレスから実アドレスへ
の変換に使用するセグメントテーブル記述子に定義され
るプライベート空間制御ビットと前記アドレス変換バッ
ファのプライベート空間制御ビットフィールドの値とを
比較し、両者の一致をアドレス変換成功の条件とするア
ドレス変換成功判定手段を具備し、前記アドレス変換バ
ッファの同一エントリ内の前記プライベート空間制御ビ
ットフィールドおよび前記共通セグメントビットフィー
ルドには同時に論理値″１′を登録しないようにしたも
のである。
このデータ処理システムにおいて、好ましくは、仮想ア
ドレスから実アドレスへの変換に使用されるセグメント
テーブル記述子に定義されるプライベート空間制御ビッ
トが論理値″１′であるプライベート空間アクセスの際
、前記アドレス変換バッファから索引されたエントリ中
に共通セグメントビットが論理値‘１’であるエントリ
が存在する場合、当該エントリに対して当該プライベー
ト空間アクセスの変換対をプライベート空間制御ビット
の論理値‘１’とともに登録する登録手段を備える。あ
るいは、複数ロウのアドレス変換バッファについて、仮
想アドレスから実アドレスへの変換に使用されるセグメ
ントテーブル記述子に定義されるプライベート空間制御
ビットが論理値‘１’であるプライベート空間アクセス
の際、前記アドレス変換バッファから索引された複数の
エントリ中に共通セグメントビットが論理‘１’である
エントリが存在する場合、該エントリが属するコラムの
全てのエントリを無効化する無効化手段と、当該コラム
内の１エントリに対して当該プライベート空間アクセス
の変換対をプライベート空間制御ビットの論理値‘１’
とともに登録する登録手段とを何える。
ドレスから実アドレスへの変換に使用されるセグメント
テーブル記述子に定義されるプライベート空間制御ビッ
トが論理値″１′であるプライベート空間アクセスの際
、前記アドレス変換バッファから索引されたエントリ中
に共通セグメントビットが論理値‘１’であるエントリ
が存在する場合、当該エントリに対して当該プライベー
ト空間アクセスの変換対をプライベート空間制御ビット
の論理値‘１’とともに登録する登録手段を備える。あ
るいは、複数ロウのアドレス変換バッファについて、仮
想アドレスから実アドレスへの変換に使用されるセグメ
ントテーブル記述子に定義されるプライベート空間制御
ビットが論理値‘１’であるプライベート空間アクセス
の際、前記アドレス変換バッファから索引された複数の
エントリ中に共通セグメントビットが論理‘１’である
エントリが存在する場合、該エントリが属するコラムの
全てのエントリを無効化する無効化手段と、当該コラム
内の１エントリに対して当該プライベート空間アクセス
の変換対をプライベート空間制御ビットの論理値‘１’
とともに登録する登録手段とを何える。
［作用］
仮想アドレス空間アクセスのためにアドレス変換バッフ
ァ（ＴＬＩ３）を参照したとき、当該アドレス空間の仮
想アドレスから実アドレスへの変換に使用するＳＴＤに
定義されるプライベート空間制御ビットと、索引された
ＴＬＢエントリ内のプライベート空間制御ビットフィー
ルドの内容とが比較され、両者の一致がアドレス変換成
功の条件とされる。
ァ（ＴＬＩ３）を参照したとき、当該アドレス空間の仮
想アドレスから実アドレスへの変換に使用するＳＴＤに
定義されるプライベート空間制御ビットと、索引された
ＴＬＢエントリ内のプライベート空間制御ビットフィー
ルドの内容とが比較され、両者の一致がアドレス変換成
功の条件とされる。
一方、プライベート空間制御ビットフィールドと共通セ
グメントビットフィールドが共に論理値１１′となるよ
うなアドレス変換は許容されない。
グメントビットフィールドが共に論理値１１′となるよ
うなアドレス変換は許容されない。
したがって、プライベ・−ト空間アクセス時に、索引さ
れたＴ Ｌ Ｂエントりの共通セグメントビットフィー
ルドが論理値‘１’である場合には、当該プライベート
空間側−御ビットと、索引さ九たＴＬＢエントリのプラ
イベート空間制御ビットフィールドの値とは一致せず、
主記憶上のセグメントテーブルおよびページテーブルを
参照するアドレス変換が行われる。
れたＴ Ｌ Ｂエントりの共通セグメントビットフィー
ルドが論理値‘１’である場合には、当該プライベート
空間側−御ビットと、索引さ九たＴＬＢエントリのプラ
イベート空間制御ビットフィールドの値とは一致せず、
主記憶上のセグメントテーブルおよびページテーブルを
参照するアドレス変換が行われる。
そこで、このアドレス変換により求められたアドレス変
換対がプライベート空間制御ビットの論理値１１′とと
もに、ＴＬＢ内に登録される。登録後は、ＴＬＢ内のこ
の変換対の使用による当該プライベート空間のアドレス
変換が可能となる。
換対がプライベート空間制御ビットの論理値１１′とと
もに、ＴＬＢ内に登録される。登録後は、ＴＬＢ内のこ
の変換対の使用による当該プライベート空間のアドレス
変換が可能となる。
前記プライベート空間の変換対の登録のためには、索引
された変換対が、共通セグメント変換対であることを検
出し、そのエントリあるいは、そのエントリを含む索引
されたすべてのエントリを無効化し、当該エントリの一
つにプライベート空間のアドレス変換対を登録する。
された変換対が、共通セグメント変換対であることを検
出し、そのエントリあるいは、そのエントリを含む索引
されたすべてのエントリを無効化し、当該エントリの一
つにプライベート空間のアドレス変換対を登録する。
以上のように、プライベート空間アクセス時に。
索引されたＴＬＢエントリが共通セグメント変換対であ
る場合、変換不成功として主記憶上のセグメントおよび
ページテーブルによるアドレス変換を行い、これにより
得られた変換対をプライベート空間制御ビットとともに
登録することにより。
る場合、変換不成功として主記憶上のセグメントおよび
ページテーブルによるアドレス変換を行い、これにより
得られた変換対をプライベート空間制御ビットとともに
登録することにより。
以降、プライベート空間へのアクセスが同一ページ内で
連続したような場合でも、ＴＬＢによるアドレス変換成
功となり、主記憶上のテーブル参照によるアドレス変換
の多発を回避し、データ処理システムの処理性能の向上
を図ることができる。
連続したような場合でも、ＴＬＢによるアドレス変換成
功となり、主記憶上のテーブル参照によるアドレス変換
の多発を回避し、データ処理システムの処理性能の向上
を図ることができる。
［実施例コ
以下、本発明の一実施例を第１図により説明する。
第１図は、多重仮想アドレス空間式データ処理システム
のうち本発明の関連する部分を示している。第１図のシ
ステム部分は１個々の命令を実行する命令実行部１と、
この命令実行部１によりそれぞれ所定の値がセットされ
るレジスタ群５〜９と、ＴＬＢ３と、前記レジスタ群５
〜９およびアドレス変換部（図示せず）からの情報に従
ってＴＬＢ３のデータ書き込みを制御する書き込み制御
部２と、空間アクセス時のＴＬＢの変換成功すなねちＴ
ＬＢヒツトを判定するＴＬＢヒツト判定部４とからなる
。
のうち本発明の関連する部分を示している。第１図のシ
ステム部分は１個々の命令を実行する命令実行部１と、
この命令実行部１によりそれぞれ所定の値がセットされ
るレジスタ群５〜９と、ＴＬＢ３と、前記レジスタ群５
〜９およびアドレス変換部（図示せず）からの情報に従
ってＴＬＢ３のデータ書き込みを制御する書き込み制御
部２と、空間アクセス時のＴＬＢの変換成功すなねちＴ
ＬＢヒツトを判定するＴＬＢヒツト判定部４とからなる
。
レジスタ５は、仮想計算機システムにおける、ＶＭモー
ドレジスタ（Ｇレジスタ）であり、ゲストＶＭモード時
に１′にセットされる。レジスタ６及び７は、セグメン
トテーブル記述子（ＳＴＤ）の内容の一部を保持するレ
ジスタである。すなわち、レジスタ６は、プライベート
空間制御情報を保持するプライベート空間制御レジスタ
（Ｐレジスタ）であり、アクセスする仮想アドレス空間
がプライベート空間であるとき１′にセットされる。レ
ジスタ７は、前記ＳＴＤの中のセグメントテーブル基点
（ＳＴＯ）を保持するセグメントテーブルオリジンレジ
スタ（ＳＴＯレジスタ）である。また、レジスタ８は、
ＴＬＢ索引・を仮想アドレスまたは実アドレスのいずれ
で行なうかを示すリアルモードレジスタ（Ｒレジスタ）
であり、レジスタ９は実効アドレスを保持するアドレス
レジスタである。アドレスレジスタ９は。
ドレジスタ（Ｇレジスタ）であり、ゲストＶＭモード時
に１′にセットされる。レジスタ６及び７は、セグメン
トテーブル記述子（ＳＴＤ）の内容の一部を保持するレ
ジスタである。すなわち、レジスタ６は、プライベート
空間制御情報を保持するプライベート空間制御レジスタ
（Ｐレジスタ）であり、アクセスする仮想アドレス空間
がプライベート空間であるとき１′にセットされる。レ
ジスタ７は、前記ＳＴＤの中のセグメントテーブル基点
（ＳＴＯ）を保持するセグメントテーブルオリジンレジ
スタ（ＳＴＯレジスタ）である。また、レジスタ８は、
ＴＬＢ索引・を仮想アドレスまたは実アドレスのいずれ
で行なうかを示すリアルモードレジスタ（Ｒレジスタ）
であり、レジスタ９は実効アドレスを保持するアドレス
レジスタである。アドレスレジスタ９は。
例えば３１ビツトからなる。その上位の第１〜１９ビツ
トが、ページアドレスを構成し、アドレス変換を受ける
ビットであり、第２０〜３１ビツトが実アドレスと共通
なビットである。
トが、ページアドレスを構成し、アドレス変換を受ける
ビットであり、第２０〜３１ビツトが実アドレスと共通
なビットである。
命令実行部１は、アドレス空間へのアクセス要求が発生
すると、Ｇレジスタ５、Ｐレジスタ６゜ＳＴＯレジスタ
７、Ｒレジスタ８、アドレスレジスタ９に、それぞれ所
定のデータを設定する。その後、ＴＬＢ３に対して、参
照要求を発行する。
すると、Ｇレジスタ５、Ｐレジスタ６゜ＳＴＯレジスタ
７、Ｒレジスタ８、アドレスレジスタ９に、それぞれ所
定のデータを設定する。その後、ＴＬＢ３に対して、参
照要求を発行する。
ＴＬＢ３は、セットアソシアティブ方式を採用する。す
なわち、カラムアドレスによりカラムアドレスデコーダ
１０を介して選択される１つまたは複数のエントリを有
し、この各エントリはロウと呼ばれ、このロウが索引ま
たはＲＢの対象となる。第１図に示す本実施例では、カ
ラ１１数５１２゜ロウ数１すなわち５１２エントリを持
つＴＬＢ構成とするが、ロウを複数とする等、他の構成
についても容易に類推される。
なわち、カラムアドレスによりカラムアドレスデコーダ
１０を介して選択される１つまたは複数のエントリを有
し、この各エントリはロウと呼ばれ、このロウが索引ま
たはＲＢの対象となる。第１図に示す本実施例では、カ
ラ１１数５１２゜ロウ数１すなわち５１２エントリを持
つＴＬＢ構成とするが、ロウを複数とする等、他の構成
についても容易に類推される。
ＴＬＢ３の各エントリは、有効フィールド（Ｖ）、ゲス
トフィールド（Ｇ）、プライベート空間制御フィールド
（Ｐ）、共通セグメン１−フィールド（Ｃ）、セグメン
トオリジンフィールド（ＳＴＯ）。
トフィールド（Ｇ）、プライベート空間制御フィールド
（Ｐ）、共通セグメン１−フィールド（Ｃ）、セグメン
トオリジンフィールド（ＳＴＯ）。
仮想アドレスフィールド（ＶＡ）、実アドレスモードフ
ィールド（Ｒ）、絶対アドレスフィールド（ＰＡ）から
構成される。各フィールドのビット数を′″（）内に示
している。
ィールド（Ｒ）、絶対アドレスフィールド（ＰＡ）から
構成される。各フィールドのビット数を′″（）内に示
している。
■フィールドは、このエントリが有効か無効かを示す１
ビツトのフィールドであり、有効なとき１′、無効の時
′０′を示す、Ｃフィールドは、当該エントリが、仮想
計算機システムにおけるホストまたはゲストＶＭのいず
れに対応するものであるかを示すアドレス変換情報であ
る。このフィールドはゲストＶＭ時１１′、ホスト時１
０′となる。Ｐフィール、ドは、当該エントリが、プラ
イベート空間の変換対を定義しているか否かを示すフィ
ールドであり、 ‘１’のとき当該エントリがプライベ
ート空間のアドレス変換対であることを示し、０′のと
きは、プライベート空間ではないことを示す、Ｒフィー
ルドは、当該エントリの被変換アドレスが実アドレスで
あるかまたは仮想アドレスであるかを示す１ビツトのフ
ィールドであり、０′のとき仮想アドレス、１′のとき
実アドレスを示す。Ｃフィールドは、このフィールドが
１′のとき当該エントリが、共通セグメントを用いたア
ドレス変換対であることを示す。
ビツトのフィールドであり、有効なとき１′、無効の時
′０′を示す、Ｃフィールドは、当該エントリが、仮想
計算機システムにおけるホストまたはゲストＶＭのいず
れに対応するものであるかを示すアドレス変換情報であ
る。このフィールドはゲストＶＭ時１１′、ホスト時１
０′となる。Ｐフィール、ドは、当該エントリが、プラ
イベート空間の変換対を定義しているか否かを示すフィ
ールドであり、 ‘１’のとき当該エントリがプライベ
ート空間のアドレス変換対であることを示し、０′のと
きは、プライベート空間ではないことを示す、Ｒフィー
ルドは、当該エントリの被変換アドレスが実アドレスで
あるかまたは仮想アドレスであるかを示す１ビツトのフ
ィールドであり、０′のとき仮想アドレス、１′のとき
実アドレスを示す。Ｃフィールドは、このフィールドが
１′のとき当該エントリが、共通セグメントを用いたア
ドレス変換対であることを示す。
アドレス変換時に用いたセグメントテーブル中の共通セ
グメントビットが１１′のとき、本フィールドが１′と
なる。ＳＴＯフィールドは、当該エントリのアドレス変
換時のセグメント記述子中の。
グメントビットが１１′のとき、本フィールドが１′と
なる。ＳＴＯフィールドは、当該エントリのアドレス変
換時のセグメント記述子中の。
セグメントテーブル起点アドレスを表わす。ＶＡフィー
ルドは、ＴＬＢアクセスのページフレームアドレスのう
ち、カラムアドレス以外のビットであり、第１図におい
ては、ビット１〜１０を格納する１０ビツトのフィール
ドである。ＰＡフィールドは、実アドレスのページフレ
ームアドレスである１９ピツ！〜を格納する。
ルドは、ＴＬＢアクセスのページフレームアドレスのう
ち、カラムアドレス以外のビットであり、第１図におい
ては、ビット１〜１０を格納する１０ビツトのフィール
ドである。ＰＡフィールドは、実アドレスのページフレ
ームアドレスである１９ピツ！〜を格納する。
ＴＬＢヒツト判定部４は、比較回路１１〜１５、ＯＲゲ
ート１６，１７、ＡＮＤゲート１８、インバータ１９か
ら構成される。比較回路１１は、ＴＬＢ３のＣフィール
ドとＧレジスタ５の内容とを比較し、−４したとき１′
を出力する。比較回路１２は、−ＴＬＢ３のＰフィール
ドとＰレジスタ６の内容とを比較し、一致したとき１′
を出力する。また、それぞれ、比較回路１３はＳＴＯの
比較、比較回路１４はＶＡフィールドとアクセスアドレ
スレジスタ９のカラムアドレス以外のページフレームア
ドレスとの比較、比較回路１５は実アドレスモードの比
較を行ない、一致したとき１′を出力する。ＴＬＢヒツ
ト判定部４におけるＴＬＢヒツトの条件は、 ■ＴＬＢエントリのＶフィールドが１１′■ＴＬＢ
ＣフィールドとＧレジスタ５の内容が一致、 ＠ＴＬＢＲフィールドとＲレジスタ８の内容が一致、 ■ＴＬＢ ＶＡフィールドとアドレスレジスタ９内のカ
ラムアドレス以外のページフレームアドレス部が一致。
ート１６，１７、ＡＮＤゲート１８、インバータ１９か
ら構成される。比較回路１１は、ＴＬＢ３のＣフィール
ドとＧレジスタ５の内容とを比較し、−４したとき１′
を出力する。比較回路１２は、−ＴＬＢ３のＰフィール
ドとＰレジスタ６の内容とを比較し、一致したとき１′
を出力する。また、それぞれ、比較回路１３はＳＴＯの
比較、比較回路１４はＶＡフィールドとアクセスアドレ
スレジスタ９のカラムアドレス以外のページフレームア
ドレスとの比較、比較回路１５は実アドレスモードの比
較を行ない、一致したとき１′を出力する。ＴＬＢヒツ
ト判定部４におけるＴＬＢヒツトの条件は、 ■ＴＬＢエントリのＶフィールドが１１′■ＴＬＢ
ＣフィールドとＧレジスタ５の内容が一致、 ＠ＴＬＢＲフィールドとＲレジスタ８の内容が一致、 ■ＴＬＢ ＶＡフィールドとアドレスレジスタ９内のカ
ラムアドレス以外のページフレームアドレス部が一致。
■ＴＬＢ Ｃフィールドが１′ またはＴＬＢのＳ
ＴＯフィールドとＳＴＯレジスタ７の内容が一致、 ■ＴＬＢ ＰフィールドとＰレジスタの内容が一致。
ＴＯフィールドとＳＴＯレジスタ７の内容が一致、 ■ＴＬＢ ＰフィールドとＰレジスタの内容が一致。
上記条件■〜■の全てが成立した場合、ＴＬＢヒツト２
０が１１′ となり、成立しない場合ＴＬＢミス２１が
、１′となる。ＴＬＢヒツト２０、ＰＡフィールド出力
２２はキャッシュ制御部（図示せず）へ、ＴＬＢミス２
１はアドレス変換制御部（図示せず）へ、それぞれ転送
される。
０が１１′ となり、成立しない場合ＴＬＢミス２１が
、１′となる。ＴＬＢヒツト２０、ＰＡフィールド出力
２２はキャッシュ制御部（図示せず）へ、ＴＬＢミス２
１はアドレス変換制御部（図示せず）へ、それぞれ転送
される。
上記条件■から分かるように、アクセスする空間がプラ
イベート空間である場合は、索引されたＴＬＢエントリ
の変換対もプライベート空間の変換対であることがＴＬ
Ｂヒツトの条件になっている。
イベート空間である場合は、索引されたＴＬＢエントリ
の変換対もプライベート空間の変換対であることがＴＬ
Ｂヒツトの条件になっている。
ＴＬＢ書込み制御部２は、アドレス変換によるＴＬＩ３
登録およびＴＬＢの無効化を制御する。
登録およびＴＬＢの無効化を制御する。
ＴＬＢ登録時は、ＴＬＢ３のＧ、 ５ＴＯ１Ｐ。
ＶＡ、Ｒの各フィールドには、それぞれＧレジスタ５、
ＳＴＯレジスタ７、Ｐレジスタ６、アドレスレジスタ９
、Ｒレジスタ８の内容が格納される。
ＳＴＯレジスタ７、Ｐレジスタ６、アドレスレジスタ９
、Ｒレジスタ８の内容が格納される。
ＣフィールドおよびＰＡフィールドには、それぞれアド
レス変換部から転送された値Ｃ，ＰＡを格納する。
レス変換部から転送された値Ｃ，ＰＡを格納する。
アドレス変換部では、プライベート空間の仮想アドレス
から実アドレスへの変換に際し、共通セグメントビット
が１１ となる変換は許可しないため、ＴＬＢエントリ
内でＰ及びＣフィールドが同時に１′となることはない
。
から実アドレスへの変換に際し、共通セグメントビット
が１１ となる変換は許可しないため、ＴＬＢエントリ
内でＰ及びＣフィールドが同時に１′となることはない
。
したがって、プライベート空間のアクセス（Ｐレジスタ
６の値が１′）の際、索引されたＴＬＢエントリが共通
セグメント変換対である場合（Ｃフィールドが１′の場
合）、対応するＰフィールドは必ず１０′であり、Ｐレ
ジスタ６の値とＰフィールドが一致せず、必ずＴＬＢミ
スとなる。そこで、前述のようにその旨、アドレス変換
制御部に通知され、新たに主記憶上のセグメントテーブ
ルおよびページテーブルによるアドレス変換が行われ、
これにより得られた変換対がＴＬＢ３の当該エントリに
書き込まれる。この書き込みの際、Ｐレジスタ６の値‘
１’がＰフィールドに書き込まれる。以降、当該ＴＬＢ
エントリを索引するプライベート空間のアクセスに対し
ては、Ｐレジスタ６の値とＰフィールドの値が一致する
ので、ＴＬＢヒツト条件は満足される。その結果、当該
プライベート空間へのアクセスが連続する場合であって
も、常に主記憶上のセグメントテーブル、ページテーブ
ルの索引による変換を行なうことはなくなり、処理性能
上の余計なオーバーヘッドを回避することができる。
６の値が１′）の際、索引されたＴＬＢエントリが共通
セグメント変換対である場合（Ｃフィールドが１′の場
合）、対応するＰフィールドは必ず１０′であり、Ｐレ
ジスタ６の値とＰフィールドが一致せず、必ずＴＬＢミ
スとなる。そこで、前述のようにその旨、アドレス変換
制御部に通知され、新たに主記憶上のセグメントテーブ
ルおよびページテーブルによるアドレス変換が行われ、
これにより得られた変換対がＴＬＢ３の当該エントリに
書き込まれる。この書き込みの際、Ｐレジスタ６の値‘
１’がＰフィールドに書き込まれる。以降、当該ＴＬＢ
エントリを索引するプライベート空間のアクセスに対し
ては、Ｐレジスタ６の値とＰフィールドの値が一致する
ので、ＴＬＢヒツト条件は満足される。その結果、当該
プライベート空間へのアクセスが連続する場合であって
も、常に主記憶上のセグメントテーブル、ページテーブ
ルの索引による変換を行なうことはなくなり、処理性能
上の余計なオーバーヘッドを回避することができる。
ＴＬＢ３が複数ロウの場合には、プライパー１−空間の
アクセス時に、索引したＴＬＩ３のコラムにＣフィール
ドが１′であるＴＬＢエントりが存在するとき、そのＩ
ＴＬＢエントリのみを新たな変換対および関連する各フ
ィールド情報でリプレースする。あるいは、−旦、当該
コラムに屈するすべてのＴＬＢエントリを無効化しくす
なわち、そのＶフィールドに１０１を書き込む）、その
後。
アクセス時に、索引したＴＬＩ３のコラムにＣフィール
ドが１′であるＴＬＢエントりが存在するとき、そのＩ
ＴＬＢエントリのみを新たな変換対および関連する各フ
ィールド情報でリプレースする。あるいは、−旦、当該
コラムに屈するすべてのＴＬＢエントリを無効化しくす
なわち、そのＶフィールドに１０１を書き込む）、その
後。
ＩＴＬＢエントリに、新たな変換対および関連する各フ
ィールドの内容を書き込む。この際、■フィールドは１
１′ Ｐフィールドは′１’ 、 Ｃフィールドは０′
とする。前者の方法は、コラム内のすべてのエントリの
無効化はしないのでＴＬＢの使用効率が向上するという
利点を有する。
ィールドの内容を書き込む。この際、■フィールドは１
１′ Ｐフィールドは′１’ 、 Ｃフィールドは０′
とする。前者の方法は、コラム内のすべてのエントリの
無効化はしないのでＴＬＢの使用効率が向上するという
利点を有する。
一方、後者の方法は、同一コラム内のすべてのエントリ
を無効化するので無効化処理が容易であるという利点を
有する。
を無効化するので無効化処理が容易であるという利点を
有する。
本発明によれば、プライベート空間のアクセスに際して
は、索引されたＴＬＢエントリが共通セグメント変換対
であっても当該変換対を使用することはなく、さらにＴ
ＬＢにＰフィールドを１′として登録することが可能と
なる。主記憶上のセグメントテーブル、ページテーブル
の索引による変換は、ＴＬＢへの登録時点のみとなり、
変換のオーバーヘッドを低減させ、処理性能を向上させ
ることができる。
は、索引されたＴＬＢエントリが共通セグメント変換対
であっても当該変換対を使用することはなく、さらにＴ
ＬＢにＰフィールドを１′として登録することが可能と
なる。主記憶上のセグメントテーブル、ページテーブル
の索引による変換は、ＴＬＢへの登録時点のみとなり、
変換のオーバーヘッドを低減させ、処理性能を向上させ
ることができる。
［発明の効果］
本発明では、ＴＬＢエントリにＳＴＤ内に定義されるプ
ライベート空間制御情報フィールドを設け、ＴＬＩ３ア
クセスにおいて、当該フィールドの内容とＳＴＤ内プラ
イベート空間制御情報とを比較し、この一致をアドレス
変換成功の条件としたため、索引されたＴＬＢエントリ
が共通セグメント変換対の場合であっても、当該エント
リを使用することなく、新たに変換対の登録が可能とな
る。
ライベート空間制御情報フィールドを設け、ＴＬＩ３ア
クセスにおいて、当該フィールドの内容とＳＴＤ内プラ
イベート空間制御情報とを比較し、この一致をアドレス
変換成功の条件としたため、索引されたＴＬＢエントリ
が共通セグメント変換対の場合であっても、当該エント
リを使用することなく、新たに変換対の登録が可能とな
る。
したがって、プライベート空間アクセス時のＴＬＢ索引
結果、索引された変換対が共通セグメント変換対であり
、当該プライベート空間へのアクセスが連続する場合、
常に主記憶上のセグメントテーブル、ページテーブルの
索引による変換を行なうことなく、処理性能上の余計な
オーバーヘッドを発生させず、処理性能を向上させるこ
とができる。
結果、索引された変換対が共通セグメント変換対であり
、当該プライベート空間へのアクセスが連続する場合、
常に主記憶上のセグメントテーブル、ページテーブルの
索引による変換を行なうことなく、処理性能上の余計な
オーバーヘッドを発生させず、処理性能を向上させるこ
とができる。
第１図は、本発明の一実施例、特にＴＬＢ及びＴＬＢヒ
ツト判定部を示すブロック図である。 １・・・命令実行部、２・・・ＴＬＢ書込制御部、３・
・・ＴＬＢ、４・・・ＴＬＢヒツト判定部、５・・・ゲ
スト・レジスタ、６・・・プライベート空間制御レジス
タ、７・・・ＳＴＯレジスタ、８・・・リアルアドレス
モードレジスタ、９・・・アドレスレジスタ、１ｏ・・
・カラムアドレスデコーダ。
ツト判定部を示すブロック図である。 １・・・命令実行部、２・・・ＴＬＢ書込制御部、３・
・・ＴＬＢ、４・・・ＴＬＢヒツト判定部、５・・・ゲ
スト・レジスタ、６・・・プライベート空間制御レジス
タ、７・・・ＳＴＯレジスタ、８・・・リアルアドレス
モードレジスタ、９・・・アドレスレジスタ、１ｏ・・
・カラムアドレスデコーダ。
Claims (1)
- 【特許請求の範囲】 １、アドレス変換対を保持し、論理アドレスの一部で索
引されるアドレス変換バッファを有する仮想アドレス空
間式データ処理システムにおいて、 前記アドレス変換バッファの各エントリに、仮想アドレ
スから実アドレスへの変換に使用するセグメントテーブ
ル記述子に定義されるプライベート空間制御情報を格納
するフィールドを設けたことを特徴とするデータ処理シ
ステム。 ２、アドレス変換対を保持し、論理アドレスの一部で索
引されるアドレス変換バッファを有する仮想アドレス空
間式データ処理システムにおいて、 前記アドレス変換バッファの各エントリに、仮想アドレ
スから実アドレスへの変換に使用するセグメントテーブ
ル記述子に定義されるプライベート空間制御情報を格納
するフィールドを設けるとともに、 アドレス空間へのアクセス時に、当該アドレス空間の仮
想アドレスから実アドレスへの変換に使用するセグメン
トテーブル記述子に定義されるプライベート空間制御情
報と前記アドレス変換バッファのプライベート空間制御
情報フィールドの内容とを比較し、両者の一致をアドレ
ス変換成功の条件とするアドレス変換成功判定手段を具
備したことを特徴とするデータ処理システム。 ３、アドレス変換対および共通セグメントビットを保持
し、論理アドレスの一部で索引される少なくとも１ロウ
で構成されるアドレス変換バッファを有する仮想アドレ
ス空間式データ処理システムにおいて、 前記アドレス変換バッファの各エントリに、仮想アドレ
スから実アドレスへの変換に使用するセグメントテーブ
ル記述子に定義されるプライベート空間制御ビットを格
納するフィールドを設けるとともに、 アドレス空間へのアクセス時に、当該アドレス空間の仮
想アドレスから実アドレスへの変換に使用するセグメン
トテーブル記述子に定義されるプライベート空間制御ビ
ットと前記アドレス変換バッファのプライベート空間制
御ビットフィールドの値とを比較し、両者の一致をアド
レス変換成功の条件とするアドレス変換成功判定手段を
具備し、 前記アドレス変換バッファの同一エントリ内の前記プラ
イベート空間制御ビットフィールドおよび前記共通セグ
メントビットフィールドには同時に論理値‘１’を登録
しないようにしたことを特徴とするデータ処理システム
。 ４、仮想アドレスから実アドレスへの変換に使用される
セグメントテーブル記述子に定義されるプライベート空
間制御ビットが論理値‘１’であるプライベート空間ア
クセスの際、前記アドレス変換バッファから索引された
エントリ中に共通セグメントビットが論理値‘１’であ
るエントリが存在する場合、当該エントリに対して当該
プライベート空間アクセスの変換対をプライベート空間
制御ビットの論理値‘１’とともに登録する登録手段を
備えたことを特徴とする請求項３記載のデータ処理シス
テム。 ５、複数ロウのアドレス変換バッファについて、仮想ア
ドレスから実アドレスへの変換に使用されるセグメント
テーブル記述子に定義されるプライベート空間制御ビッ
トが論理値‘１’であるプライベート空間アクセスの際
、前記アドレス変換バッファから索引された複数のエン
トリ中に共通セグメントビットが論理‘１’であるエン
トリが存在する場合、該エントリが属するコラムの全て
のエントリを無効化する無効化手段と、当該コラム内の
１エントリに対して当該プライベート空間アクセスの変
換対をプライベート空間制御ビットの論理値‘１’とと
もに登録する登録手段とを備えたことを特徴とする請求
項３記載のデータ処理システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248934A JPH07117918B2 (ja) | 1989-09-25 | 1989-09-25 | データ処理システム |
| DE19904030287 DE4030287A1 (de) | 1989-09-25 | 1990-09-25 | Datenverarbeitungssystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248934A JPH07117918B2 (ja) | 1989-09-25 | 1989-09-25 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03110648A true JPH03110648A (ja) | 1991-05-10 |
| JPH07117918B2 JPH07117918B2 (ja) | 1995-12-18 |
Family
ID=17185589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248934A Expired - Fee Related JPH07117918B2 (ja) | 1989-09-25 | 1989-09-25 | データ処理システム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07117918B2 (ja) |
| DE (1) | DE4030287A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197626A (ja) * | 1991-08-12 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | 仮想記憶システムのための登録簿索引テーブル論理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8799620B2 (en) | 2007-06-01 | 2014-08-05 | Intel Corporation | Linear to physical address translation with support for page attributes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63231550A (ja) * | 1987-03-19 | 1988-09-27 | Hitachi Ltd | 多重仮想空間制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658650B2 (ja) * | 1986-03-14 | 1994-08-03 | 株式会社日立製作所 | 仮想計算機システム |
-
1989
- 1989-09-25 JP JP1248934A patent/JPH07117918B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-25 DE DE19904030287 patent/DE4030287A1/de not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63231550A (ja) * | 1987-03-19 | 1988-09-27 | Hitachi Ltd | 多重仮想空間制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197626A (ja) * | 1991-08-12 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | 仮想記憶システムのための登録簿索引テーブル論理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07117918B2 (ja) | 1995-12-18 |
| DE4030287A1 (de) | 1991-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |