JPH03110648A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH03110648A JPH03110648A JP1248934A JP24893489A JPH03110648A JP H03110648 A JPH03110648 A JP H03110648A JP 1248934 A JP1248934 A JP 1248934A JP 24893489 A JP24893489 A JP 24893489A JP H03110648 A JPH03110648 A JP H03110648A
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- 239000000872 buffer Substances 0.000 claims description 27
- 230000000875 corresponding effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、アドレス変換バッファ(TLB)を有する多
重仮想アドレス空間式データ処理システム番こ関する。
重仮想アドレス空間式データ処理システム番こ関する。
[従、来の技術]
従来、′多重仮想記憶空間における、仮想アドレシング
を用いる処理システ“ムにおいては、゛仮想アドレス空
間と論理アドレスから実アドレスを求め、るアドレス変
換を高速に行なうためにアドレス変換バッファ(T L
I3 )を用いることは周知である。
を用いる処理システ“ムにおいては、゛仮想アドレス空
間と論理アドレスから実アドレスを求め、るアドレス変
換を高速に行なうためにアドレス変換バッファ(T L
I3 )を用いることは周知である。
アドレス変換は、仮想アドレス空間毎にシステムにより
定められた変換テーブルであるセグメントテーブルとペ
ージテーブルとを用いて行なわれる。前記TLBの各エ
ントリには、そのセグメントテーブルの主記憶上の起点
となる、セグメントテーブル記述子(STD)中に定義
されているセグメントテーブル起点(STo)を格納す
るフィールドと、そのセグメントテーブル中に定義され
ている共通セグメントビット(C)を格納するフィール
ドが設けられている。前記TLBによる変換には、ST
O及びCフィールドの内容により実アドレスへの変換の
成功(T L Bヒツト)が判定される。この際、アド
レス空間へのアクセス時に、STOフィールドの内容は
、アクセスする空間の仮想アドレスから実アドレスへの
変換に使用するSTD内のSTOと比較され、一致した
場合に変換が成功したと判定されるが、Cフィールドの
内容が‘1’である場合、すなわち、前記セグメントテ
ーブルが全アドレス空間で共通なセグメントテーブルで
ある場合、当該TLBエントリ中のSTOフィールドの
内容と前記STD中のSTOとを比較することなく、変
換成功と判定している。
定められた変換テーブルであるセグメントテーブルとペ
ージテーブルとを用いて行なわれる。前記TLBの各エ
ントリには、そのセグメントテーブルの主記憶上の起点
となる、セグメントテーブル記述子(STD)中に定義
されているセグメントテーブル起点(STo)を格納す
るフィールドと、そのセグメントテーブル中に定義され
ている共通セグメントビット(C)を格納するフィール
ドが設けられている。前記TLBによる変換には、ST
O及びCフィールドの内容により実アドレスへの変換の
成功(T L Bヒツト)が判定される。この際、アド
レス空間へのアクセス時に、STOフィールドの内容は
、アクセスする空間の仮想アドレスから実アドレスへの
変換に使用するSTD内のSTOと比較され、一致した
場合に変換が成功したと判定されるが、Cフィールドの
内容が‘1’である場合、すなわち、前記セグメントテ
ーブルが全アドレス空間で共通なセグメントテーブルで
ある場合、当該TLBエントリ中のSTOフィールドの
内容と前記STD中のSTOとを比較することなく、変
換成功と判定している。
また、前記TLBエントリのフィールドには、例えば、
仮想計算機システムなどでは、特公昭57−23347
号に示される様に、ゲスト仮想計算機(ゲストVM)の
識別情報として、VM−IDフィールドを設け、性能の
向上を図っている。
仮想計算機システムなどでは、特公昭57−23347
号に示される様に、ゲスト仮想計算機(ゲストVM)の
識別情報として、VM−IDフィールドを設け、性能の
向上を図っている。
IBM社ESA/370 アーキテクチャにおいては
、アドレス空間へのアクセスのため、前記TLBによる
変換を行なうとき、当該アドレス空間の仮想アドレスか
ら実アドレスへの変換に使用するSTDに定義されるプ
ライベート制御情報(プライベート制御ビット)により
、当該アドレス空間がプライベート空間であることが示
されている場合、そのアドレス空間のアクセスのために
索引されたTLBエントリ内の変換対が、共通セグメン
ト変換対であっても、当該変換対の使用によるアドレス
変換を許していない。
、アドレス空間へのアクセスのため、前記TLBによる
変換を行なうとき、当該アドレス空間の仮想アドレスか
ら実アドレスへの変換に使用するSTDに定義されるプ
ライベート制御情報(プライベート制御ビット)により
、当該アドレス空間がプライベート空間であることが示
されている場合、そのアドレス空間のアクセスのために
索引されたTLBエントリ内の変換対が、共通セグメン
ト変換対であっても、当該変換対の使用によるアドレス
変換を許していない。
このようなアーキテクチャを実現する処理システムにお
いては、プライベート空間アクセスのため前記TLB索
引による変換対が、共通セグメント変換対である場合、
当該変換対を使用せず、前記主記憶上のセグメントテー
ブルおよびページテーブルの索引による変換を常に行な
う必要がある。
いては、プライベート空間アクセスのため前記TLB索
引による変換対が、共通セグメント変換対である場合、
当該変換対を使用せず、前記主記憶上のセグメントテー
ブルおよびページテーブルの索引による変換を常に行な
う必要がある。
[発明が解決しようとする課題]
上記従来技術は、プライベート空間へのアクセスの際、
TLB、特に複数のロウより構成されるTLB索引によ
る変換対が共通セグメント変換対である場合、前述のよ
うにその変換対を使用せず、主記憶上のセグメントテー
ブル、ページテーブルの索引による変換を常に行なう必
要がある。そのため、プライベート空間へのアクセスが
同一ページ内で連続したような場合、主記憶上のセグメ
ントテーブル、ページテーブルの索引による変換が多発
し、処理性能上余計なオーバーヘッドが発生する6 本発明の目的は、主記憶上のセグメントテーブル、ペー
ジテーブルの索引による変換の多発によって発生するオ
ーバーヘッドを低減することができるデータ処理システ
ムを提供することにある。
TLB、特に複数のロウより構成されるTLB索引によ
る変換対が共通セグメント変換対である場合、前述のよ
うにその変換対を使用せず、主記憶上のセグメントテー
ブル、ページテーブルの索引による変換を常に行なう必
要がある。そのため、プライベート空間へのアクセスが
同一ページ内で連続したような場合、主記憶上のセグメ
ントテーブル、ページテーブルの索引による変換が多発
し、処理性能上余計なオーバーヘッドが発生する6 本発明の目的は、主記憶上のセグメントテーブル、ペー
ジテーブルの索引による変換の多発によって発生するオ
ーバーヘッドを低減することができるデータ処理システ
ムを提供することにある。
本発明による他の目的は、TLBにプライベート空間ア
クセスのアドレス変換対を登録させる手段を有するデー
タ処理システムを提供することにある。
クセスのアドレス変換対を登録させる手段を有するデー
タ処理システムを提供することにある。
[課題を解決するための手段]
上記目的を達成するために、本発明によるデータ処理シ
ステムは、アドレス変換対を保持し、論理アドレスの一
部で索引されるアドレス変換バッファを有する仮想アド
レス空間式データ処理システムにおいて、前記アドレス
変換バッファの各エントリに、仮想アドレスから実アド
レスへの変換に使用するセグメントテーブル記述子に定
義されるプライベート空間制御情報を格納するフィール
ドを設けたものである。
ステムは、アドレス変換対を保持し、論理アドレスの一
部で索引されるアドレス変換バッファを有する仮想アド
レス空間式データ処理システムにおいて、前記アドレス
変換バッファの各エントリに、仮想アドレスから実アド
レスへの変換に使用するセグメントテーブル記述子に定
義されるプライベート空間制御情報を格納するフィール
ドを設けたものである。
本発明によるデータ処理装置は、他の見地によれば、ア
ドレス変換対を保持し、論理アドレスの一部で索引され
るアドレス変換バッファを有する仮想アドレス空間式デ
ータ処理システムにおいて。
ドレス変換対を保持し、論理アドレスの一部で索引され
るアドレス変換バッファを有する仮想アドレス空間式デ
ータ処理システムにおいて。
前記アドレス変換バッファの各エントリに、仮想アドレ
スから実アドレスへの変換に使用するセグメントテーブ
ル記述子に定義されるプライベート空間制御情報を格納
するフィ、−ルドを設けるとともに、アドレス空間への
アクセス時に、当該アドレス空間の仮想アドレスから実
アドレスへの変換に使用するセグメントテーブル記述子
に定義されるプライベート空間制御情報と前記アドレス
変換バッファのプライベート空間制御情報フィールドの
内容とを比較し、両者の一致をアドレス変換成功の条件
とするアドレス変換成功判定手段を具備したことを特徴
とするものである。
スから実アドレスへの変換に使用するセグメントテーブ
ル記述子に定義されるプライベート空間制御情報を格納
するフィ、−ルドを設けるとともに、アドレス空間への
アクセス時に、当該アドレス空間の仮想アドレスから実
アドレスへの変換に使用するセグメントテーブル記述子
に定義されるプライベート空間制御情報と前記アドレス
変換バッファのプライベート空間制御情報フィールドの
内容とを比較し、両者の一致をアドレス変換成功の条件
とするアドレス変換成功判定手段を具備したことを特徴
とするものである。
本発明によるデータ処理システムは、さらに他の見地に
よれば、アドレス変換対および共通セグメントビットを
保持し、論理アドレスの一部で索引される少なくとも1
ロウで構成されるアドレス変換バッファを有する仮想ア
ドレス空間式データ処理システムにおいて、前記アドレ
ス変換バッファの各エントリに、仮想アドレスから実ア
ドレスへの変換に使用するセグメントテーブル記述子に
定義されるプライベート空間制御ビットを格納するフィ
ールドを設けるとともに、アドレス空間へのアクセス時
に、当該アドレス空間の仮想アドレスから実アドレスへ
の変換に使用するセグメントテーブル記述子に定義され
るプライベート空間制御ビットと前記アドレス変換バッ
ファのプライベート空間制御ビットフィールドの値とを
比較し、両者の一致をアドレス変換成功の条件とするア
ドレス変換成功判定手段を具備し、前記アドレス変換バ
ッファの同一エントリ内の前記プライベート空間制御ビ
ットフィールドおよび前記共通セグメントビットフィー
ルドには同時に論理値″1′を登録しないようにしたも
のである。
よれば、アドレス変換対および共通セグメントビットを
保持し、論理アドレスの一部で索引される少なくとも1
ロウで構成されるアドレス変換バッファを有する仮想ア
ドレス空間式データ処理システムにおいて、前記アドレ
ス変換バッファの各エントリに、仮想アドレスから実ア
ドレスへの変換に使用するセグメントテーブル記述子に
定義されるプライベート空間制御ビットを格納するフィ
ールドを設けるとともに、アドレス空間へのアクセス時
に、当該アドレス空間の仮想アドレスから実アドレスへ
の変換に使用するセグメントテーブル記述子に定義され
るプライベート空間制御ビットと前記アドレス変換バッ
ファのプライベート空間制御ビットフィールドの値とを
比較し、両者の一致をアドレス変換成功の条件とするア
ドレス変換成功判定手段を具備し、前記アドレス変換バ
ッファの同一エントリ内の前記プライベート空間制御ビ
ットフィールドおよび前記共通セグメントビットフィー
ルドには同時に論理値″1′を登録しないようにしたも
のである。
このデータ処理システムにおいて、好ましくは、仮想ア
ドレスから実アドレスへの変換に使用されるセグメント
テーブル記述子に定義されるプライベート空間制御ビッ
トが論理値″1′であるプライベート空間アクセスの際
、前記アドレス変換バッファから索引されたエントリ中
に共通セグメントビットが論理値‘1’であるエントリ
が存在する場合、当該エントリに対して当該プライベー
ト空間アクセスの変換対をプライベート空間制御ビット
の論理値‘1’とともに登録する登録手段を備える。あ
るいは、複数ロウのアドレス変換バッファについて、仮
想アドレスから実アドレスへの変換に使用されるセグメ
ントテーブル記述子に定義されるプライベート空間制御
ビットが論理値‘1’であるプライベート空間アクセス
の際、前記アドレス変換バッファから索引された複数の
エントリ中に共通セグメントビットが論理‘1’である
エントリが存在する場合、該エントリが属するコラムの
全てのエントリを無効化する無効化手段と、当該コラム
内の1エントリに対して当該プライベート空間アクセス
の変換対をプライベート空間制御ビットの論理値‘1’
とともに登録する登録手段とを何える。
ドレスから実アドレスへの変換に使用されるセグメント
テーブル記述子に定義されるプライベート空間制御ビッ
トが論理値″1′であるプライベート空間アクセスの際
、前記アドレス変換バッファから索引されたエントリ中
に共通セグメントビットが論理値‘1’であるエントリ
が存在する場合、当該エントリに対して当該プライベー
ト空間アクセスの変換対をプライベート空間制御ビット
の論理値‘1’とともに登録する登録手段を備える。あ
るいは、複数ロウのアドレス変換バッファについて、仮
想アドレスから実アドレスへの変換に使用されるセグメ
ントテーブル記述子に定義されるプライベート空間制御
ビットが論理値‘1’であるプライベート空間アクセス
の際、前記アドレス変換バッファから索引された複数の
エントリ中に共通セグメントビットが論理‘1’である
エントリが存在する場合、該エントリが属するコラムの
全てのエントリを無効化する無効化手段と、当該コラム
内の1エントリに対して当該プライベート空間アクセス
の変換対をプライベート空間制御ビットの論理値‘1’
とともに登録する登録手段とを何える。
[作用]
仮想アドレス空間アクセスのためにアドレス変換バッフ
ァ(TLI3)を参照したとき、当該アドレス空間の仮
想アドレスから実アドレスへの変換に使用するSTDに
定義されるプライベート空間制御ビットと、索引された
TLBエントリ内のプライベート空間制御ビットフィー
ルドの内容とが比較され、両者の一致がアドレス変換成
功の条件とされる。
ァ(TLI3)を参照したとき、当該アドレス空間の仮
想アドレスから実アドレスへの変換に使用するSTDに
定義されるプライベート空間制御ビットと、索引された
TLBエントリ内のプライベート空間制御ビットフィー
ルドの内容とが比較され、両者の一致がアドレス変換成
功の条件とされる。
一方、プライベート空間制御ビットフィールドと共通セ
グメントビットフィールドが共に論理値11′となるよ
うなアドレス変換は許容されない。
グメントビットフィールドが共に論理値11′となるよ
うなアドレス変換は許容されない。
したがって、プライベ・−ト空間アクセス時に、索引さ
れたT L Bエントりの共通セグメントビットフィー
ルドが論理値‘1’である場合には、当該プライベート
空間側−御ビットと、索引さ九たTLBエントリのプラ
イベート空間制御ビットフィールドの値とは一致せず、
主記憶上のセグメントテーブルおよびページテーブルを
参照するアドレス変換が行われる。
れたT L Bエントりの共通セグメントビットフィー
ルドが論理値‘1’である場合には、当該プライベート
空間側−御ビットと、索引さ九たTLBエントリのプラ
イベート空間制御ビットフィールドの値とは一致せず、
主記憶上のセグメントテーブルおよびページテーブルを
参照するアドレス変換が行われる。
そこで、このアドレス変換により求められたアドレス変
換対がプライベート空間制御ビットの論理値11′とと
もに、TLB内に登録される。登録後は、TLB内のこ
の変換対の使用による当該プライベート空間のアドレス
変換が可能となる。
換対がプライベート空間制御ビットの論理値11′とと
もに、TLB内に登録される。登録後は、TLB内のこ
の変換対の使用による当該プライベート空間のアドレス
変換が可能となる。
前記プライベート空間の変換対の登録のためには、索引
された変換対が、共通セグメント変換対であることを検
出し、そのエントリあるいは、そのエントリを含む索引
されたすべてのエントリを無効化し、当該エントリの一
つにプライベート空間のアドレス変換対を登録する。
された変換対が、共通セグメント変換対であることを検
出し、そのエントリあるいは、そのエントリを含む索引
されたすべてのエントリを無効化し、当該エントリの一
つにプライベート空間のアドレス変換対を登録する。
以上のように、プライベート空間アクセス時に。
索引されたTLBエントリが共通セグメント変換対であ
る場合、変換不成功として主記憶上のセグメントおよび
ページテーブルによるアドレス変換を行い、これにより
得られた変換対をプライベート空間制御ビットとともに
登録することにより。
る場合、変換不成功として主記憶上のセグメントおよび
ページテーブルによるアドレス変換を行い、これにより
得られた変換対をプライベート空間制御ビットとともに
登録することにより。
以降、プライベート空間へのアクセスが同一ページ内で
連続したような場合でも、TLBによるアドレス変換成
功となり、主記憶上のテーブル参照によるアドレス変換
の多発を回避し、データ処理システムの処理性能の向上
を図ることができる。
連続したような場合でも、TLBによるアドレス変換成
功となり、主記憶上のテーブル参照によるアドレス変換
の多発を回避し、データ処理システムの処理性能の向上
を図ることができる。
[実施例コ
以下、本発明の一実施例を第1図により説明する。
第1図は、多重仮想アドレス空間式データ処理システム
のうち本発明の関連する部分を示している。第1図のシ
ステム部分は1個々の命令を実行する命令実行部1と、
この命令実行部1によりそれぞれ所定の値がセットされ
るレジスタ群5〜9と、TLB3と、前記レジスタ群5
〜9およびアドレス変換部(図示せず)からの情報に従
ってTLB3のデータ書き込みを制御する書き込み制御
部2と、空間アクセス時のTLBの変換成功すなねちT
LBヒツトを判定するTLBヒツト判定部4とからなる
。
のうち本発明の関連する部分を示している。第1図のシ
ステム部分は1個々の命令を実行する命令実行部1と、
この命令実行部1によりそれぞれ所定の値がセットされ
るレジスタ群5〜9と、TLB3と、前記レジスタ群5
〜9およびアドレス変換部(図示せず)からの情報に従
ってTLB3のデータ書き込みを制御する書き込み制御
部2と、空間アクセス時のTLBの変換成功すなねちT
LBヒツトを判定するTLBヒツト判定部4とからなる
。
レジスタ5は、仮想計算機システムにおける、VMモー
ドレジスタ(Gレジスタ)であり、ゲストVMモード時
に1′にセットされる。レジスタ6及び7は、セグメン
トテーブル記述子(STD)の内容の一部を保持するレ
ジスタである。すなわち、レジスタ6は、プライベート
空間制御情報を保持するプライベート空間制御レジスタ
(Pレジスタ)であり、アクセスする仮想アドレス空間
がプライベート空間であるとき1′にセットされる。レ
ジスタ7は、前記STDの中のセグメントテーブル基点
(STO)を保持するセグメントテーブルオリジンレジ
スタ(STOレジスタ)である。また、レジスタ8は、
TLB索引・を仮想アドレスまたは実アドレスのいずれ
で行なうかを示すリアルモードレジスタ(Rレジスタ)
であり、レジスタ9は実効アドレスを保持するアドレス
レジスタである。アドレスレジスタ9は。
ドレジスタ(Gレジスタ)であり、ゲストVMモード時
に1′にセットされる。レジスタ6及び7は、セグメン
トテーブル記述子(STD)の内容の一部を保持するレ
ジスタである。すなわち、レジスタ6は、プライベート
空間制御情報を保持するプライベート空間制御レジスタ
(Pレジスタ)であり、アクセスする仮想アドレス空間
がプライベート空間であるとき1′にセットされる。レ
ジスタ7は、前記STDの中のセグメントテーブル基点
(STO)を保持するセグメントテーブルオリジンレジ
スタ(STOレジスタ)である。また、レジスタ8は、
TLB索引・を仮想アドレスまたは実アドレスのいずれ
で行なうかを示すリアルモードレジスタ(Rレジスタ)
であり、レジスタ9は実効アドレスを保持するアドレス
レジスタである。アドレスレジスタ9は。
例えば31ビツトからなる。その上位の第1〜19ビツ
トが、ページアドレスを構成し、アドレス変換を受ける
ビットであり、第20〜31ビツトが実アドレスと共通
なビットである。
トが、ページアドレスを構成し、アドレス変換を受ける
ビットであり、第20〜31ビツトが実アドレスと共通
なビットである。
命令実行部1は、アドレス空間へのアクセス要求が発生
すると、Gレジスタ5、Pレジスタ6゜STOレジスタ
7、Rレジスタ8、アドレスレジスタ9に、それぞれ所
定のデータを設定する。その後、TLB3に対して、参
照要求を発行する。
すると、Gレジスタ5、Pレジスタ6゜STOレジスタ
7、Rレジスタ8、アドレスレジスタ9に、それぞれ所
定のデータを設定する。その後、TLB3に対して、参
照要求を発行する。
TLB3は、セットアソシアティブ方式を採用する。す
なわち、カラムアドレスによりカラムアドレスデコーダ
10を介して選択される1つまたは複数のエントリを有
し、この各エントリはロウと呼ばれ、このロウが索引ま
たはRBの対象となる。第1図に示す本実施例では、カ
ラ11数512゜ロウ数1すなわち512エントリを持
つTLB構成とするが、ロウを複数とする等、他の構成
についても容易に類推される。
なわち、カラムアドレスによりカラムアドレスデコーダ
10を介して選択される1つまたは複数のエントリを有
し、この各エントリはロウと呼ばれ、このロウが索引ま
たはRBの対象となる。第1図に示す本実施例では、カ
ラ11数512゜ロウ数1すなわち512エントリを持
つTLB構成とするが、ロウを複数とする等、他の構成
についても容易に類推される。
TLB3の各エントリは、有効フィールド(V)、ゲス
トフィールド(G)、プライベート空間制御フィールド
(P)、共通セグメン1−フィールド(C)、セグメン
トオリジンフィールド(STO)。
トフィールド(G)、プライベート空間制御フィールド
(P)、共通セグメン1−フィールド(C)、セグメン
トオリジンフィールド(STO)。
仮想アドレスフィールド(VA)、実アドレスモードフ
ィールド(R)、絶対アドレスフィールド(PA)から
構成される。各フィールドのビット数を′″()内に示
している。
ィールド(R)、絶対アドレスフィールド(PA)から
構成される。各フィールドのビット数を′″()内に示
している。
■フィールドは、このエントリが有効か無効かを示す1
ビツトのフィールドであり、有効なとき1′、無効の時
′0′を示す、Cフィールドは、当該エントリが、仮想
計算機システムにおけるホストまたはゲストVMのいず
れに対応するものであるかを示すアドレス変換情報であ
る。このフィールドはゲストVM時11′、ホスト時1
0′となる。Pフィール、ドは、当該エントリが、プラ
イベート空間の変換対を定義しているか否かを示すフィ
ールドであり、 ‘1’のとき当該エントリがプライベ
ート空間のアドレス変換対であることを示し、0′のと
きは、プライベート空間ではないことを示す、Rフィー
ルドは、当該エントリの被変換アドレスが実アドレスで
あるかまたは仮想アドレスであるかを示す1ビツトのフ
ィールドであり、0′のとき仮想アドレス、1′のとき
実アドレスを示す。Cフィールドは、このフィールドが
1′のとき当該エントリが、共通セグメントを用いたア
ドレス変換対であることを示す。
ビツトのフィールドであり、有効なとき1′、無効の時
′0′を示す、Cフィールドは、当該エントリが、仮想
計算機システムにおけるホストまたはゲストVMのいず
れに対応するものであるかを示すアドレス変換情報であ
る。このフィールドはゲストVM時11′、ホスト時1
0′となる。Pフィール、ドは、当該エントリが、プラ
イベート空間の変換対を定義しているか否かを示すフィ
ールドであり、 ‘1’のとき当該エントリがプライベ
ート空間のアドレス変換対であることを示し、0′のと
きは、プライベート空間ではないことを示す、Rフィー
ルドは、当該エントリの被変換アドレスが実アドレスで
あるかまたは仮想アドレスであるかを示す1ビツトのフ
ィールドであり、0′のとき仮想アドレス、1′のとき
実アドレスを示す。Cフィールドは、このフィールドが
1′のとき当該エントリが、共通セグメントを用いたア
ドレス変換対であることを示す。
アドレス変換時に用いたセグメントテーブル中の共通セ
グメントビットが11′のとき、本フィールドが1′と
なる。STOフィールドは、当該エントリのアドレス変
換時のセグメント記述子中の。
グメントビットが11′のとき、本フィールドが1′と
なる。STOフィールドは、当該エントリのアドレス変
換時のセグメント記述子中の。
セグメントテーブル起点アドレスを表わす。VAフィー
ルドは、TLBアクセスのページフレームアドレスのう
ち、カラムアドレス以外のビットであり、第1図におい
ては、ビット1〜10を格納する10ビツトのフィール
ドである。PAフィールドは、実アドレスのページフレ
ームアドレスである19ピツ!〜を格納する。
ルドは、TLBアクセスのページフレームアドレスのう
ち、カラムアドレス以外のビットであり、第1図におい
ては、ビット1〜10を格納する10ビツトのフィール
ドである。PAフィールドは、実アドレスのページフレ
ームアドレスである19ピツ!〜を格納する。
TLBヒツト判定部4は、比較回路11〜15、ORゲ
ート16,17、ANDゲート18、インバータ19か
ら構成される。比較回路11は、TLB3のCフィール
ドとGレジスタ5の内容とを比較し、−4したとき1′
を出力する。比較回路12は、−TLB3のPフィール
ドとPレジスタ6の内容とを比較し、一致したとき1′
を出力する。また、それぞれ、比較回路13はSTOの
比較、比較回路14はVAフィールドとアクセスアドレ
スレジスタ9のカラムアドレス以外のページフレームア
ドレスとの比較、比較回路15は実アドレスモードの比
較を行ない、一致したとき1′を出力する。TLBヒツ
ト判定部4におけるTLBヒツトの条件は、 ■TLBエントリのVフィールドが11′■TLB
CフィールドとGレジスタ5の内容が一致、 @TLBRフィールドとRレジスタ8の内容が一致、 ■TLB VAフィールドとアドレスレジスタ9内のカ
ラムアドレス以外のページフレームアドレス部が一致。
ート16,17、ANDゲート18、インバータ19か
ら構成される。比較回路11は、TLB3のCフィール
ドとGレジスタ5の内容とを比較し、−4したとき1′
を出力する。比較回路12は、−TLB3のPフィール
ドとPレジスタ6の内容とを比較し、一致したとき1′
を出力する。また、それぞれ、比較回路13はSTOの
比較、比較回路14はVAフィールドとアクセスアドレ
スレジスタ9のカラムアドレス以外のページフレームア
ドレスとの比較、比較回路15は実アドレスモードの比
較を行ない、一致したとき1′を出力する。TLBヒツ
ト判定部4におけるTLBヒツトの条件は、 ■TLBエントリのVフィールドが11′■TLB
CフィールドとGレジスタ5の内容が一致、 @TLBRフィールドとRレジスタ8の内容が一致、 ■TLB VAフィールドとアドレスレジスタ9内のカ
ラムアドレス以外のページフレームアドレス部が一致。
■TLB Cフィールドが1′ またはTLBのS
TOフィールドとSTOレジスタ7の内容が一致、 ■TLB PフィールドとPレジスタの内容が一致。
TOフィールドとSTOレジスタ7の内容が一致、 ■TLB PフィールドとPレジスタの内容が一致。
上記条件■〜■の全てが成立した場合、TLBヒツト2
0が11′ となり、成立しない場合TLBミス21が
、1′となる。TLBヒツト20、PAフィールド出力
22はキャッシュ制御部(図示せず)へ、TLBミス2
1はアドレス変換制御部(図示せず)へ、それぞれ転送
される。
0が11′ となり、成立しない場合TLBミス21が
、1′となる。TLBヒツト20、PAフィールド出力
22はキャッシュ制御部(図示せず)へ、TLBミス2
1はアドレス変換制御部(図示せず)へ、それぞれ転送
される。
上記条件■から分かるように、アクセスする空間がプラ
イベート空間である場合は、索引されたTLBエントリ
の変換対もプライベート空間の変換対であることがTL
Bヒツトの条件になっている。
イベート空間である場合は、索引されたTLBエントリ
の変換対もプライベート空間の変換対であることがTL
Bヒツトの条件になっている。
TLB書込み制御部2は、アドレス変換によるTLI3
登録およびTLBの無効化を制御する。
登録およびTLBの無効化を制御する。
TLB登録時は、TLB3のG、 5TO1P。
VA、Rの各フィールドには、それぞれGレジスタ5、
STOレジスタ7、Pレジスタ6、アドレスレジスタ9
、Rレジスタ8の内容が格納される。
STOレジスタ7、Pレジスタ6、アドレスレジスタ9
、Rレジスタ8の内容が格納される。
CフィールドおよびPAフィールドには、それぞれアド
レス変換部から転送された値C,PAを格納する。
レス変換部から転送された値C,PAを格納する。
アドレス変換部では、プライベート空間の仮想アドレス
から実アドレスへの変換に際し、共通セグメントビット
が11 となる変換は許可しないため、TLBエントリ
内でP及びCフィールドが同時に1′となることはない
。
から実アドレスへの変換に際し、共通セグメントビット
が11 となる変換は許可しないため、TLBエントリ
内でP及びCフィールドが同時に1′となることはない
。
したがって、プライベート空間のアクセス(Pレジスタ
6の値が1′)の際、索引されたTLBエントリが共通
セグメント変換対である場合(Cフィールドが1′の場
合)、対応するPフィールドは必ず10′であり、Pレ
ジスタ6の値とPフィールドが一致せず、必ずTLBミ
スとなる。そこで、前述のようにその旨、アドレス変換
制御部に通知され、新たに主記憶上のセグメントテーブ
ルおよびページテーブルによるアドレス変換が行われ、
これにより得られた変換対がTLB3の当該エントリに
書き込まれる。この書き込みの際、Pレジスタ6の値‘
1’がPフィールドに書き込まれる。以降、当該TLB
エントリを索引するプライベート空間のアクセスに対し
ては、Pレジスタ6の値とPフィールドの値が一致する
ので、TLBヒツト条件は満足される。その結果、当該
プライベート空間へのアクセスが連続する場合であって
も、常に主記憶上のセグメントテーブル、ページテーブ
ルの索引による変換を行なうことはなくなり、処理性能
上の余計なオーバーヘッドを回避することができる。
6の値が1′)の際、索引されたTLBエントリが共通
セグメント変換対である場合(Cフィールドが1′の場
合)、対応するPフィールドは必ず10′であり、Pレ
ジスタ6の値とPフィールドが一致せず、必ずTLBミ
スとなる。そこで、前述のようにその旨、アドレス変換
制御部に通知され、新たに主記憶上のセグメントテーブ
ルおよびページテーブルによるアドレス変換が行われ、
これにより得られた変換対がTLB3の当該エントリに
書き込まれる。この書き込みの際、Pレジスタ6の値‘
1’がPフィールドに書き込まれる。以降、当該TLB
エントリを索引するプライベート空間のアクセスに対し
ては、Pレジスタ6の値とPフィールドの値が一致する
ので、TLBヒツト条件は満足される。その結果、当該
プライベート空間へのアクセスが連続する場合であって
も、常に主記憶上のセグメントテーブル、ページテーブ
ルの索引による変換を行なうことはなくなり、処理性能
上の余計なオーバーヘッドを回避することができる。
TLB3が複数ロウの場合には、プライパー1−空間の
アクセス時に、索引したTLI3のコラムにCフィール
ドが1′であるTLBエントりが存在するとき、そのI
TLBエントリのみを新たな変換対および関連する各フ
ィールド情報でリプレースする。あるいは、−旦、当該
コラムに屈するすべてのTLBエントリを無効化しくす
なわち、そのVフィールドに101を書き込む)、その
後。
アクセス時に、索引したTLI3のコラムにCフィール
ドが1′であるTLBエントりが存在するとき、そのI
TLBエントリのみを新たな変換対および関連する各フ
ィールド情報でリプレースする。あるいは、−旦、当該
コラムに屈するすべてのTLBエントリを無効化しくす
なわち、そのVフィールドに101を書き込む)、その
後。
ITLBエントリに、新たな変換対および関連する各フ
ィールドの内容を書き込む。この際、■フィールドは1
1′ Pフィールドは′1’ 、 Cフィールドは0′
とする。前者の方法は、コラム内のすべてのエントリの
無効化はしないのでTLBの使用効率が向上するという
利点を有する。
ィールドの内容を書き込む。この際、■フィールドは1
1′ Pフィールドは′1’ 、 Cフィールドは0′
とする。前者の方法は、コラム内のすべてのエントリの
無効化はしないのでTLBの使用効率が向上するという
利点を有する。
一方、後者の方法は、同一コラム内のすべてのエントリ
を無効化するので無効化処理が容易であるという利点を
有する。
を無効化するので無効化処理が容易であるという利点を
有する。
本発明によれば、プライベート空間のアクセスに際して
は、索引されたTLBエントリが共通セグメント変換対
であっても当該変換対を使用することはなく、さらにT
LBにPフィールドを1′として登録することが可能と
なる。主記憶上のセグメントテーブル、ページテーブル
の索引による変換は、TLBへの登録時点のみとなり、
変換のオーバーヘッドを低減させ、処理性能を向上させ
ることができる。
は、索引されたTLBエントリが共通セグメント変換対
であっても当該変換対を使用することはなく、さらにT
LBにPフィールドを1′として登録することが可能と
なる。主記憶上のセグメントテーブル、ページテーブル
の索引による変換は、TLBへの登録時点のみとなり、
変換のオーバーヘッドを低減させ、処理性能を向上させ
ることができる。
[発明の効果]
本発明では、TLBエントリにSTD内に定義されるプ
ライベート空間制御情報フィールドを設け、TLI3ア
クセスにおいて、当該フィールドの内容とSTD内プラ
イベート空間制御情報とを比較し、この一致をアドレス
変換成功の条件としたため、索引されたTLBエントリ
が共通セグメント変換対の場合であっても、当該エント
リを使用することなく、新たに変換対の登録が可能とな
る。
ライベート空間制御情報フィールドを設け、TLI3ア
クセスにおいて、当該フィールドの内容とSTD内プラ
イベート空間制御情報とを比較し、この一致をアドレス
変換成功の条件としたため、索引されたTLBエントリ
が共通セグメント変換対の場合であっても、当該エント
リを使用することなく、新たに変換対の登録が可能とな
る。
したがって、プライベート空間アクセス時のTLB索引
結果、索引された変換対が共通セグメント変換対であり
、当該プライベート空間へのアクセスが連続する場合、
常に主記憶上のセグメントテーブル、ページテーブルの
索引による変換を行なうことなく、処理性能上の余計な
オーバーヘッドを発生させず、処理性能を向上させるこ
とができる。
結果、索引された変換対が共通セグメント変換対であり
、当該プライベート空間へのアクセスが連続する場合、
常に主記憶上のセグメントテーブル、ページテーブルの
索引による変換を行なうことなく、処理性能上の余計な
オーバーヘッドを発生させず、処理性能を向上させるこ
とができる。
第1図は、本発明の一実施例、特にTLB及びTLBヒ
ツト判定部を示すブロック図である。 1・・・命令実行部、2・・・TLB書込制御部、3・
・・TLB、4・・・TLBヒツト判定部、5・・・ゲ
スト・レジスタ、6・・・プライベート空間制御レジス
タ、7・・・STOレジスタ、8・・・リアルアドレス
モードレジスタ、9・・・アドレスレジスタ、1o・・
・カラムアドレスデコーダ。
ツト判定部を示すブロック図である。 1・・・命令実行部、2・・・TLB書込制御部、3・
・・TLB、4・・・TLBヒツト判定部、5・・・ゲ
スト・レジスタ、6・・・プライベート空間制御レジス
タ、7・・・STOレジスタ、8・・・リアルアドレス
モードレジスタ、9・・・アドレスレジスタ、1o・・
・カラムアドレスデコーダ。
Claims (1)
- 【特許請求の範囲】 1、アドレス変換対を保持し、論理アドレスの一部で索
引されるアドレス変換バッファを有する仮想アドレス空
間式データ処理システムにおいて、 前記アドレス変換バッファの各エントリに、仮想アドレ
スから実アドレスへの変換に使用するセグメントテーブ
ル記述子に定義されるプライベート空間制御情報を格納
するフィールドを設けたことを特徴とするデータ処理シ
ステム。 2、アドレス変換対を保持し、論理アドレスの一部で索
引されるアドレス変換バッファを有する仮想アドレス空
間式データ処理システムにおいて、 前記アドレス変換バッファの各エントリに、仮想アドレ
スから実アドレスへの変換に使用するセグメントテーブ
ル記述子に定義されるプライベート空間制御情報を格納
するフィールドを設けるとともに、 アドレス空間へのアクセス時に、当該アドレス空間の仮
想アドレスから実アドレスへの変換に使用するセグメン
トテーブル記述子に定義されるプライベート空間制御情
報と前記アドレス変換バッファのプライベート空間制御
情報フィールドの内容とを比較し、両者の一致をアドレ
ス変換成功の条件とするアドレス変換成功判定手段を具
備したことを特徴とするデータ処理システム。 3、アドレス変換対および共通セグメントビットを保持
し、論理アドレスの一部で索引される少なくとも1ロウ
で構成されるアドレス変換バッファを有する仮想アドレ
ス空間式データ処理システムにおいて、 前記アドレス変換バッファの各エントリに、仮想アドレ
スから実アドレスへの変換に使用するセグメントテーブ
ル記述子に定義されるプライベート空間制御ビットを格
納するフィールドを設けるとともに、 アドレス空間へのアクセス時に、当該アドレス空間の仮
想アドレスから実アドレスへの変換に使用するセグメン
トテーブル記述子に定義されるプライベート空間制御ビ
ットと前記アドレス変換バッファのプライベート空間制
御ビットフィールドの値とを比較し、両者の一致をアド
レス変換成功の条件とするアドレス変換成功判定手段を
具備し、 前記アドレス変換バッファの同一エントリ内の前記プラ
イベート空間制御ビットフィールドおよび前記共通セグ
メントビットフィールドには同時に論理値‘1’を登録
しないようにしたことを特徴とするデータ処理システム
。 4、仮想アドレスから実アドレスへの変換に使用される
セグメントテーブル記述子に定義されるプライベート空
間制御ビットが論理値‘1’であるプライベート空間ア
クセスの際、前記アドレス変換バッファから索引された
エントリ中に共通セグメントビットが論理値‘1’であ
るエントリが存在する場合、当該エントリに対して当該
プライベート空間アクセスの変換対をプライベート空間
制御ビットの論理値‘1’とともに登録する登録手段を
備えたことを特徴とする請求項3記載のデータ処理シス
テム。 5、複数ロウのアドレス変換バッファについて、仮想ア
ドレスから実アドレスへの変換に使用されるセグメント
テーブル記述子に定義されるプライベート空間制御ビッ
トが論理値‘1’であるプライベート空間アクセスの際
、前記アドレス変換バッファから索引された複数のエン
トリ中に共通セグメントビットが論理‘1’であるエン
トリが存在する場合、該エントリが属するコラムの全て
のエントリを無効化する無効化手段と、当該コラム内の
1エントリに対して当該プライベート空間アクセスの変
換対をプライベート空間制御ビットの論理値‘1’とと
もに登録する登録手段とを備えたことを特徴とする請求
項3記載のデータ処理システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1248934A JPH07117918B2 (ja) | 1989-09-25 | 1989-09-25 | データ処理システム |
DE19904030287 DE4030287A1 (de) | 1989-09-25 | 1990-09-25 | Datenverarbeitungssystem |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1248934A JPH07117918B2 (ja) | 1989-09-25 | 1989-09-25 | データ処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03110648A true JPH03110648A (ja) | 1991-05-10 |
JPH07117918B2 JPH07117918B2 (ja) | 1995-12-18 |
Family
ID=17185589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1248934A Expired - Fee Related JPH07117918B2 (ja) | 1989-09-25 | 1989-09-25 | データ処理システム |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH07117918B2 (ja) |
DE (1) | DE4030287A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05197626A (ja) * | 1991-08-12 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | 仮想記憶システムのための登録簿索引テーブル論理装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8799620B2 (en) | 2007-06-01 | 2014-08-05 | Intel Corporation | Linear to physical address translation with support for page attributes |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63231550A (ja) * | 1987-03-19 | 1988-09-27 | Hitachi Ltd | 多重仮想空間制御方式 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0658650B2 (ja) * | 1986-03-14 | 1994-08-03 | 株式会社日立製作所 | 仮想計算機システム |
-
1989
- 1989-09-25 JP JP1248934A patent/JPH07117918B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-25 DE DE19904030287 patent/DE4030287A1/de not_active Ceased
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63231550A (ja) * | 1987-03-19 | 1988-09-27 | Hitachi Ltd | 多重仮想空間制御方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05197626A (ja) * | 1991-08-12 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | 仮想記憶システムのための登録簿索引テーブル論理装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH07117918B2 (ja) | 1995-12-18 |
DE4030287A1 (de) | 1991-04-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |