JPH03232313A - Chopper type comparing circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野Ｊ
この発明は複数のアナログ電圧の大きさを比較して比較
電圧を出力するチョッパ形比較回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application J] This invention relates to a chopper-type comparator circuit that compares the magnitudes of a plurality of analog voltages and outputs a comparison voltage.
「従来の技術、：
第２図は従来のチョッパ形比較回路の構成例を示す回路
図であり、この図において、■および２はそれぞれアナ
ログ電圧Ｖ、およびＶ、が入力されるアナログ電圧入力
端子、３はアナログスイッチであり、ＮおよびＰチャン
ネルのＭＯＳ構造のトランジスタ３、および３．によっ
て構成されている。``Prior Art'': Figure 2 is a circuit diagram showing an example of the configuration of a conventional chopper type comparison circuit. , 3 is an analog switch, which is composed of N- and P-channel MOS transistors 3 and 3.
尚、アナログスイッチ３は、ゲートａが”Ｌ”１ノベル
で、かつ、ゲートｂが”Ｈ”レベルの時、導通状態とな
り、ゲートａが”Ｈ”レベルで、かつ、ゲートｂが”Ｌ
“レベルの時、非導通状態となる。以下、後述する他の
アナログスイッチも同様である。The analog switch 3 becomes conductive when gate a is at "L" level and gate b is at "H" level, and gate a is at "H" level and gate b is at "L" level.
When the switch is at "level," it becomes non-conductive.The same applies to other analog switches described below.
まｆコ、４は制御電圧Ｖ、が印加される制御電圧入力端
子、５は制御電圧ｖ９を反転するインバータ、６は出力
端かアナログスイッチ３の出力端に接続されたアナログ
スイッチであり、ＮおよびＰチャンネルのＭＯＳ構造の
トランジスタ６、および６２によって構成されている。4 is a control voltage input terminal to which the control voltage V is applied, 5 is an inverter that inverts the control voltage V9, 6 is an output terminal or an analog switch connected to the output terminal of the analog switch 3, and N and P-channel MOS structure transistors 6 and 62.
さらに、７は一端Ｔ１かアナログスイッチ６の出力端に
接続されたコンデンサ、８は入力端がコンデンサ７の一
端Ｔ２に接続されたインバータ、９はアナログスイッチ
であり、ＮおよびＰチャンネルのＭＯＳ構造のトランジ
スタ９１および９２によって構成されている。尚、構成
要素７〜９は比較回路部ｌＯを構成している。また、比
較回路部ＩＯは多段接続される場合もある。Furthermore, 7 is a capacitor connected to one end T1 or the output end of analog switch 6, 8 is an inverter whose input end is connected to one end T2 of capacitor 7, and 9 is an analog switch, which has an N and P channel MOS structure. It is composed of transistors 91 and 92. Note that the components 7 to 9 constitute a comparison circuit section IO. Further, the comparison circuit section IO may be connected in multiple stages.
加えて、ｒｌは比較電圧が出力される出力端子である。In addition, rl is an output terminal to which a comparison voltage is output.
このような構成において、まず、アナログ電圧Ｖ１およ
びＶ、をそれぞれアナログ電圧入力端子ｌおよび２から
入力すると共に、制御電圧入力端子４に”Ｌ“レベルの
制御電圧ｖｃを印加すると、アナログスイッチ３のゲー
トユ、アナログスイッチ６のゲートｂおよびアナログス
イッチ９のゲート１が共に”Ｌ”レベルとなる。また、
インバータ５の出力は、”Ｈ”レベルとなるので、アナ
ログスイッチ３のゲートｂ１アナログスイッチ６のゲー
トａおよびアナログスイッチ９のゲートｂが共に”Ｌ”
レベルとなる。In such a configuration, first, when analog voltages V1 and V are inputted from the analog voltage input terminals l and 2, respectively, and a control voltage vc of "L" level is applied to the control voltage input terminal 4, the analog switch 3 is gate b of analog switch 6 and gate 1 of analog switch 9 are both at "L" level. Also,
Since the output of the inverter 5 becomes "H" level, the gate b1 of the analog switch 3, the gate a of the analog switch 6, and the gate b of the analog switch 9 are both "L".
level.
従って、アナログスイッチ３および９がいずれら導通状
態となると共に、アナログ電圧、ソチ６が非導通状態と
なる。Therefore, both analog switches 3 and 9 become conductive, and the analog voltage 6 becomes non-conductive.
これにより、アナログ電圧Ｖ１がアナログスイッチ３の
出力端に出力され、コンデンサ７の一端Ｔ１に印加され
る。また、コンデンサ７の一端Ｔ、とインバータ８の出
力端Ｔ３はアナログスイッチ９によって短絡状態になる
。As a result, the analog voltage V1 is outputted to the output terminal of the analog switch 3 and applied to one end T1 of the capacitor 7. Further, one end T of the capacitor 7 and the output end T3 of the inverter 8 are short-circuited by the analog switch 9.
従って、インバータ８がＮチャネルとＰチャンネルとい
う相補性のＦＥＴから構成される０ＭＯ８構造であり、
かつ、それぞれのＦＥＴの特性がそろっている場合には
、コンデンサ７の一端Ｔ。Therefore, the inverter 8 has an 0MO8 structure composed of complementary N-channel and P-channel FETs,
And if the characteristics of each FET are the same, one end T of the capacitor 7.
とインバータ８の出力端Ｔ３の電圧は共に、電源電圧Ｖ
ｏｏの１／２、即ら、ｌ／２・ＶＤＤとなる。and the voltage at the output terminal T3 of the inverter 8 are both the power supply voltage V
1/2 of oo, that is, 1/2·VDD.
これにより、コンデンサ７には、一端Ｔ１と一端Ｔ、と
の電位差（Ｖｌ−１／２− ＶＤＤ）に応じた電荷が蓄
積される。As a result, charges corresponding to the potential difference (Vl-1/2-VDD) between one end T1 and one end T are accumulated in the capacitor 7.
次に、制御電圧入力端子４に”Ｈ”レベルの制御電圧ｖ
ｃを印加すると、アナログスイッチ３のゲートａ、アナ
ログスイッチ６のゲートｂおよびアナログスイッチ９の
ゲートａが共に”Ｈ”レベルとなる。また、インバータ
５の出力は、”Ｌ”レベルとなるので、アナログスイッ
チ３のゲートｂ１アナログスイッチ６のゲートａおよび
アナログスイッチ９のゲートｂが共に”Ｌ”レベルとな
る。Next, the “H” level control voltage v is applied to the control voltage input terminal 4.
When c is applied, gate a of analog switch 3, gate b of analog switch 6, and gate a of analog switch 9 all become "H" level. Furthermore, since the output of the inverter 5 is at the "L" level, the gate b1 of the analog switch 3, the gate a of the analog switch 6, and the gate b of the analog switch 9 are both at the "L" level.
従って、アナログスイッチ３および９がいずれも非導通
状態となると共に、アナログスイッチ６が導通状態とな
る。Therefore, analog switches 3 and 9 are both rendered non-conductive, and analog switch 6 is rendered conductive.
これにより、アナログ電圧Ｖ２かアナログスイッチ６の
出力端に出力され、コンデンサ７の一端Ｔ、に印加され
る。As a result, the analog voltage V2 is outputted to the output terminal of the analog switch 6 and applied to one end T of the capacitor 7.
今、コンデンサ７には当初の電位差（Ｖｌ−１／２・Ｖ
ＤＤ）に応じた電荷が蓄積されている。Now, the initial potential difference (Vl-1/2・V
DD) is accumulated.
従って、コンデンサ７の一端Ｔ２の電位は、ｌ／２ ・
ＶＤＤカラ（Ｖ２− Ｖ 、＋ Ｉ ／２− ＶＤＤ）
に変化する。Therefore, the potential at one end T2 of the capacitor 7 is l/2.
VDD color (V2-V, +I/2-VDD)
Changes to
ここで、第３図にインバータ８の入出力特性の一例を示
す。図かられかるように、入力端と出力端とを短絡した
時の入力端子１／２・ＶＤＤ付近においては、特性か急
峻に変化している。即ち、入力電圧が電圧１／２・ＶＤ
Ｄより小さくても大きくても出力電圧は大きく変化する
ことになる。Here, an example of the input/output characteristics of the inverter 8 is shown in FIG. As can be seen from the figure, the characteristics change sharply near the input terminal 1/2·VDD when the input terminal and the output terminal are short-circuited. That is, the input voltage is voltage 1/2・VD
Whether it is smaller or larger than D, the output voltage will change greatly.
このため、Ｖ２＞Ｖ、であるならば、インバータ８の出
力端Ｔ３は、”Ｌ”レベルとなり、Ｖ、＜Ｖであるなら
ば、インバータ８の出力端Ｔ３は、“Ｈ”レベルとなる
。Therefore, if V2>V, the output terminal T3 of the inverter 8 becomes "L" level, and if V<V, the output terminal T3 of the inverter 8 becomes "H" level.
以上の動作によって、アナログ電圧Ｖ１とＶ、との大小
比較を行っている。Through the above operations, the analog voltages V1 and V are compared in magnitude.
尚、比較回路部１０を多段に接続するのは、利得を上げ
るためである。Note that the reason why the comparator circuit sections 10 are connected in multiple stages is to increase the gain.
「発明が解決しようとする課題」
ところで、上述した従来のチョッパ形比較回路において
は、比較動作により、インバータ８の出力端Ｔ、の電位
かｌ／２Ｖｏｏから”Ｈ”レベルあるいは”Ｌ”レベル
に変化すると、この変化かアナログスイッチ９の接合容
量を通してコンデンサ７の一端Ｔ２の電位を電位差Δｖ
Ａだけシフトさせる。"Problem to be Solved by the Invention" By the way, in the conventional chopper type comparison circuit described above, the potential of the output terminal T of the inverter 8 changes from 1/2Voo to the "H" level or the "L" level due to the comparison operation. When the change occurs, this change causes the potential at one end T2 of the capacitor 7 to change to a potential difference Δv through the junction capacitance of the analog switch 9.
Shift only A.
そして、上述した電位差ΔＶＡの値が電位差（ＶＶ、）
より大きいと、アナログ電圧ｖ１とＶ、との比較が不可
能になるという問題があった。Then, the value of the potential difference ΔVA mentioned above is the potential difference (VV,)
If it is larger, there is a problem that it becomes impossible to compare the analog voltages v1 and V.
従って、比較精度を向上させる、即ち、電圧差（Ｖ ２
− Ｖ ＋）が小さくても比較できるようにするために
は、電位差ΔＶＡをできる限り小さくする必要かある。Therefore, the comparison accuracy is improved, that is, the voltage difference (V 2
In order to be able to compare even if -V+) is small, it is necessary to make the potential difference ΔVA as small as possible.
ところで、上述しｆこアナログスイッチ９のゲート静電
容量や接合容量を通じて入る電荷に対して、コンデンサ
７の容量か大きいと、電位差ΔｖＡが小さくなる。By the way, if the capacitance of the capacitor 7 is larger than the charge that enters through the gate capacitance and junction capacitance of the analog switch 9 as described above, the potential difference ΔvA becomes small.
そこで、従来はコンデンサ７の容量を大きくして、比較
精度を向上させていた。Therefore, in the past, the capacitance of the capacitor 7 was increased to improve the comparison accuracy.
しかし、コンデンサ７の容量を大きくすると、コンデン
サ７の充放電時間が長くなるため、比較動作の高速化に
とっては極めて都合が悪いという欠点があった。However, increasing the capacitance of the capacitor 7 increases the charging and discharging time of the capacitor 7, which is extremely inconvenient for speeding up the comparison operation.
この発明は上述した事情に鑑みてなされｆこもので、高
精度で、高速に応答することができるチョッパ形比較回
路を提供することを目的としている。The present invention was made in view of the above-mentioned circumstances, and an object of the present invention is to provide a chopper type comparison circuit that is highly accurate and capable of responding at high speed.
「課題を解決するための手段」
この発明は、入力端に第１のアナログ電圧が入力される
第１のアナログスイッチと、出力端が面記第１のアナロ
グスイッチの出力端に接続され、入力端に第２のアナロ
グ電圧が入力される第２のアナログスイッチと、一端が
前記第１のアナログスイッチの出力端に接続されたコン
デンサと、入力端が前記コンデンサの他端に接続された
０ＭＯ８構造のインバータと、互いに直列接続されると
共に、全体が前記インバータに並列接続される複数のア
ナログスイッチと、前記複数のアナログスイッチの接続
点の電位を前記インバータの入出力短絡時電位にする回
路とを具備し、前記第１および第２並びに複数のアナロ
グスイッチを開閉して前記第１および第２のアナログ電
圧を比較し、比較電圧を出力することを特徴としている
。"Means for Solving the Problems" The present invention includes a first analog switch to which a first analog voltage is input to an input terminal, an output terminal connected to an output terminal of the first analog switch with an input terminal, and an input terminal connected to an output terminal of the first analog switch. a second analog switch to which a second analog voltage is input; a capacitor having one end connected to the output end of the first analog switch; and an 0MO8 structure having an input end connected to the other end of the capacitor. an inverter, a plurality of analog switches connected in series with each other and all connected in parallel to the inverter, and a circuit that sets a potential at a connection point of the plurality of analog switches to a potential when an input/output of the inverter is shorted. The first and second analog switches and the plurality of analog switches are opened and closed to compare the first and second analog voltages and output a comparison voltage.
１′−作用、１
この発明によれば、複数のアナログスイッチか閉じられ
た時は、インバータの入力端と出力端とが短絡されろ。1'-Operation, 1 According to the invention, when the plurality of analog switches are closed, the input and output ends of the inverter are short-circuited.
また、複数のアナログスイッチが開かれた時は、接続点
の電位かインバータの入出力短絡時電位であるため、イ
ンバータの出力端の電位の変動かインバータの入力端に
影響しない。Furthermore, when a plurality of analog switches are opened, the potential at the connection point or the input/output short-circuit potential of the inverter is used, so that fluctuations in the potential at the output terminal of the inverter do not affect the input terminal of the inverter.
「実施例」
以下、図面を参照してこの発明の一実施例について説明
する。第１図はこの発明の一実施例によるチョッパ形比
較回路の構成を示す回路図であり、この図において、第
２図の各部に対応する部分には同一の符号を付け、その
説明を省略する。第１図においては、アナログスイッチ
９に代えて、アナログスイッチエ２および１３が新たに
設けられている。"Embodiment" Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing the configuration of a chopper-type comparison circuit according to an embodiment of the present invention. In this diagram, parts corresponding to those in FIG. . In FIG. 1, analog switches 2 and 13 are newly provided in place of analog switch 9.
アナログスイッチ１２は、ＮおよびＰチャンネルのＭＯ
Ｓ構造のトランジスタ１２．および１２゜によって構成
されている。また、アナログスイッチ【２は、ゲート１
が制御電圧入力端子４に接続され、ケートｂがインバー
タ５の出力端に接続され、入力端かコンデンサ７の一端
Ｔ、に接続されている。The analog switch 12 is an N and P channel MO
S-structure transistor 12. and 12°. Also, analog switch [2 is gate 1
is connected to the control voltage input terminal 4, the gate b is connected to the output end of the inverter 5, and the input end is connected to one end T of the capacitor 7.
アナログスイッチ１３は、ＮおよびＰチャンネルのＭＯ
Ｓ構造のトランジスタ１３（および１３２によって構成
されている。また、アナログスイッチ１３は、ゲートユ
が制御電圧入力端子４に接続され、ゲートｂがインバー
タ５の出力端に接続され、入力端がアナログスイッチ１
２の出力端に接続され、出力端がインバータの出力端Ｔ
３に接続されている。The analog switch 13 is an N and P channel MO
The analog switch 13 has a gate b connected to the control voltage input terminal 4, a gate b connected to the output terminal of the inverter 5, and an input terminal connected to the analog switch 1.
The output terminal is connected to the output terminal of the inverter T.
Connected to 3.
また、アナログスイッチ１２の出力端とアナログスイッ
チ１３の入力端との接続点Ｔ４に、入力端と出力端とが
短絡されたＣＭＯＳ構造のインノ（−タ１４の入力端が
接続されている。尚、インノく−タ１４の特性は、イン
バータ８の特性と同一とする。Further, the input end of an inverter 14 having a CMOS structure whose input end and output end are short-circuited is connected to a connection point T4 between the output end of the analog switch 12 and the input end of the analog switch 13. , the characteristics of the inverter 14 are the same as those of the inverter 8.
このような構成において、まず、アナログ電圧ｖ１およ
びＶ、をそれぞれアナログ電圧入力端子１および２から
入力すると共に、制御電圧入力端子４に”Ｌ”レベルの
制御電圧ＶＣを印加すると、アナログスイッチ３のゲー
ト＆、アナログスイッチ６のゲートｂ、アナログスイッ
チ１２および１３のゲートａが共に”Ｌ”レベルとなる
。また、インバータ５の出力は、”Ｈ”レベルとなるの
で、アナログスイッチ３のゲートｂ１アナログスイッヂ
６のゲートａ１アナログスイッチＩ２およびＩ３のゲー
トｂが共に”Ｈ”レベルとなる。In such a configuration, first, when analog voltages v1 and V are input from analog voltage input terminals 1 and 2, respectively, and a "L" level control voltage VC is applied to the control voltage input terminal 4, the analog switch 3 is Gate &, gate b of analog switch 6, and gate a of analog switches 12 and 13 are both at "L" level. Further, since the output of the inverter 5 becomes "H" level, the gate b1 of the analog switch 3, the gate a1 of the analog switch 6, and the gate b of the analog switches I2 and I3 both become "H" level.
従って、アナログスイッチ３．１２および１３がいずれ
も導通状態となると共に、アナログスイッチ６が非導通
状態となる。Therefore, analog switches 3, 12 and 13 are all in a conductive state, and analog switch 6 is in a non-conducting state.
これにより、アナログ電圧Ｖ、がアナログスイッチ３の
出力端に出力され、コンデンサ７の一端Ｔ、に印加され
る。また、コンデンサ７の一端Ｔ、とインバータ８の出
力端Ｔ、はアナログスイッチ！２および１３によって短
絡状態になる。As a result, the analog voltage V is outputted to the output terminal of the analog switch 3 and applied to one end T of the capacitor 7. Also, one end T of the capacitor 7 and the output end T of the inverter 8 are analog switches! 2 and 13 result in a short circuit condition.
従って、コンデンサ７の一端Ｔ、とインバータ８の出力
端Ｔ３の電圧は共に、１／２・ＶＤＤとなる。Therefore, the voltages at one end T of the capacitor 7 and at the output end T3 of the inverter 8 both become 1/2·VDD.
これにより、コンデンサ７には、一端Ｔ、と一端Ｔ２と
の電位差（ｖｌ−１／２・ｖＤＤ）に応じｌコミ荷が蓄
積されろ。As a result, lcomi load is accumulated in the capacitor 7 according to the potential difference (vl-1/2·vDD) between one end T and one end T2.
次に、制御電圧入力端子４に”Ｈ”レベルの制御電圧ｖ
ｃを印加すると、アナログスイッチ３のゲートａ、アナ
ログスイッチ６のゲートｂ、アナログスイッチ１２およ
び１３のゲート１か共に”Ｈ”レベルとなる。また、イ
ンバータ５の出力は、Ｌ”レベルとなるので、アナログ
スイッチ３のゲートｂ１アナログスイッチ６のゲートａ
１アナログスイッチ１２および１３のゲートｂか共に”
Ｌ”レベルとなる。Next, the “H” level control voltage v is applied to the control voltage input terminal 4.
When voltage c is applied, gate a of analog switch 3, gate b of analog switch 6, and gate 1 of analog switches 12 and 13 all become "H" level. In addition, since the output of the inverter 5 becomes L'' level, the gate b1 of the analog switch 3 and the gate a of the analog switch 6
1 Analog switch 12 and 13 gate b or both"
It becomes L” level.
従って、アナログスイッチ３．１２およびＩ３がいずれ
も非導通状態となると共に、アナログスイッチ６が導通
状態となる。Therefore, analog switches 3.12 and I3 are both rendered non-conductive, and analog switch 6 is rendered conductive.
これにより、アナログ電圧Ｖ、がアナログスイッチ６の
出力端に出力され、コンデンサ７の一端Ｔ１に印加され
る。As a result, the analog voltage V is outputted to the output terminal of the analog switch 6 and applied to one end T1 of the capacitor 7.
今、コンデンサ７には当初の電位差（Ｖｌ−１／２・Ｖ
ＤＤ）に応じた電荷が蓄積されている。Now, the initial potential difference (Vl-1/2・V
DD) is accumulated.
従って、コンデンサ７の一端Ｔ、の電位は、１／２・Ｖ
ｏｏから（Ｖ ２ Ｖ ｌ ＋Ｉ ／ ２ ’ Ｖ
Ｄｏ）ニ変化する。Therefore, the potential of one end T of the capacitor 7 is 1/2·V
From oo (V 2 V l +I / 2 'V
Do) change.
そして、Ｖ ２ ＞ Ｖ ＋であるならば、インバータ
８の出力端Ｔ、は、”Ｌ”レベルとなり、Ｖ １＜ Ｖ
＋であるならば、インバータ８の出力端Ｔ３は、”Ｈ
”レベルとなる。Then, if V 2 > V +, the output terminal T of the inverter 8 becomes "L" level, and V 1 < V
+, the output terminal T3 of the inverter 8 becomes “H”.
“It becomes a level.
しかし、アナログスイッチ１２の出力端とアナログスイ
ッチＩ３の入力端との接続点Ｔ４には、入出力が短絡さ
れたインバータ１４の入力端が接続されているため、こ
の電位は１／２・ｖＤＤである。従って、インバータ８
の出力端Ｔ３の電位の変化は、インバータ８の入力端に
は影響しない。However, since the input end of the inverter 14 whose input and output are short-circuited is connected to the connection point T4 between the output end of the analog switch 12 and the input end of the analog switch I3, this potential is 1/2 · vDD. be. Therefore, inverter 8
A change in the potential at the output terminal T3 does not affect the input terminal of the inverter 8.
これにより、ノイズを回避できる。This allows noise to be avoided.
以上の動作によって、アナログ電圧ＶＩとＶ、との大小
比較が行なわれる。Through the above operations, the analog voltages VI and V are compared in magnitude.
以上説明したように、アナログスイッチ１２と１３とを
直列接続し、これらをインバータ８に並列接続すると共
に、接続点Ｔ４の電位をインバータの入出力短絡時電位
（ｌ／２・ＶＤＤ）になるようにしたので、アナログス
イッチ１２の開閉時に発生するスパイクノイズを回避で
きる。従って、比較精度か向とすると共に、コンデンサ
７の容量を小さくすることかできるため、高速化が可能
となる。As explained above, the analog switches 12 and 13 are connected in series and connected in parallel to the inverter 8, and the potential at the connection point T4 is set to the potential at the time of input/output short circuit of the inverter (l/2·VDD). Therefore, spike noise that occurs when the analog switch 12 is opened and closed can be avoided. Therefore, it is possible to improve the comparison accuracy and to reduce the capacitance of the capacitor 7, thereby increasing the speed.
尚、上述した一実施例においては、アナログスイッチ１
２と１３とを直列接続した例を示したが、アナログスイ
ッチはより多く直列接続するようにしてもよい。Note that in the above-described embodiment, the analog switch 1
Although the example in which analog switches 2 and 13 are connected in series has been shown, more analog switches may be connected in series.
また、上述した一実施例においては、接続点Ｔ４に入力
端と出力端とを短絡したインバータ１４の入力端を接続
した例を示したが、接続点Ｔ４の電位をインバータ８の
人出力短絡時電位（１／２Ｖｏｏ）にする回路であれば
どのようなものでもよい。In addition, in the embodiment described above, an example was shown in which the input end of the inverter 14 whose input end and output end were short-circuited was connected to the connection point T4. Any circuit may be used as long as it can set the potential (1/2Voo).
「発明の効果」
以上説明したように、この発明によれば、高精度で、高
速に応答することができるという効果がある。"Effects of the Invention" As explained above, the present invention has the advantage of being able to respond with high precision and high speed.
第１図はこの発明の一実施例によるチョッパ形比較回路
の構成を示す回路図、
第２図は従来のチョ
ツバ形比較回路の構成例を示す回路図、第３図は
インバータ８の人出力特性の一例を示す図である。
アナログスイッチ、
■
４ ・・・
・イン
バーク。Fig. 1 is a circuit diagram showing the configuration of a chopper type comparison circuit according to an embodiment of the present invention, Fig. 2 is a circuit diagram showing an example of the configuration of a conventional chopper type comparison circuit, and Fig. 3 is the human output characteristic of the inverter 8. It is a figure showing an example. Analog switch, ■ 4... ・Invert.
Claims (1)
グスイッチと、 出力端が前記第１のアナログスイッチの出力端に接続さ
れ、入力端に第２のアナログ電圧が入力される第２のア
ナログスイッチと、 一端が前記第１のアナログスイッチの出力端に接続され
たコンデンサと、 入力端が前記コンデンサの他端に接続されたＣＭＯＳ構
造のインバータと、 互いに直列接続されると共に、全体が前記インバータに
並列接続される複数のアナログスイッチと、 前記複数のアナログスイッチの接続点の電位を前記イン
バータの入出力短絡時電位にする回路とを具備し、前記
第１および第２並びに複数のアナログスイッチを開閉し
て前記第１および第２のアナログ電圧を比較し、比較電
圧を出力することを特徴とするチョッパ形比較回路。[Claims] A first analog switch having an input terminal to which a first analog voltage is input; an output terminal connected to the output terminal of the first analog switch, and a second analog voltage to the input terminal; A second analog switch input, a capacitor having one end connected to the output end of the first analog switch, and a CMOS inverter having an input end connected to the other end of the capacitor are connected in series with each other. and a circuit that sets a potential at a connection point of the plurality of analog switches to a potential at the time of an input/output short circuit of the inverter, the whole being connected in parallel to the inverter; 1. A chopper-type comparison circuit, characterized in that the first and second analog voltages are compared by opening and closing two and a plurality of analog switches, and a comparison voltage is output.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2789190A JPH03232313A (en) | 1990-02-07 | 1990-02-07 | Chopper type comparing circuit |
| US07/652,289 US5153454A (en) | 1990-02-07 | 1991-02-07 | Chopper type comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2789190A JPH03232313A (en) | 1990-02-07 | 1990-02-07 | Chopper type comparing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232313A true JPH03232313A (en) | 1991-10-16 |
Family
ID=12233516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2789190A Pending JPH03232313A (en) | 1990-02-07 | 1990-02-07 | Chopper type comparing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03232313A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184110A (en) * | 1984-10-01 | 1986-04-28 | Nec Corp | Voltage comparator |
-
1990
- 1990-02-07 JP JP2789190A patent/JPH03232313A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184110A (en) * | 1984-10-01 | 1986-04-28 | Nec Corp | Voltage comparator |
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