JPH03229425A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03229425A JPH03229425A JP2542190A JP2542190A JPH03229425A JP H03229425 A JPH03229425 A JP H03229425A JP 2542190 A JP2542190 A JP 2542190A JP 2542190 A JP2542190 A JP 2542190A JP H03229425 A JPH03229425 A JP H03229425A
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- silicon hole
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- electrode
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 31
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シリコン基板のバイポーラトランジスタのベ
ース層とコレクタ層のコンタクトラ形成する工程をそな
えた半導体装置の製造方法に関するものである。
ース層とコレクタ層のコンタクトラ形成する工程をそな
えた半導体装置の製造方法に関するものである。
従来の技術
バイポーラトランジスタのコンタクトを形成する方法と
しては、従来基板表面において拡散層をポリシリコンで
コンタクトを取るのが一般的である。
しては、従来基板表面において拡散層をポリシリコンで
コンタクトを取るのが一般的である。
第８図、第９図に、従来のｎｐｎ型バイポーラトランジ
スタの断面図およびそのマスク図を示す。
スタの断面図およびそのマスク図を示す。
第８図、第９図において、１はシリコン基板、２はエミ
ッタ（ｎ”層）、３はベース（ｐ層）、４はコレクタ（
ｎ層）、５は酸化膜、１６はエミッタマスク、１７はベ
ースマスク、１８はコレクタマスク、１９はエミッタ電
極部、２１はコレクタ電極、２２はベース電極である。
ッタ（ｎ”層）、３はベース（ｐ層）、４はコレクタ（
ｎ層）、５は酸化膜、１６はエミッタマスク、１７はベ
ースマスク、１８はコレクタマスク、１９はエミッタ電
極部、２１はコレクタ電極、２２はベース電極である。
発明が解決しようとする課題
第８図、第９図に示す従来の製造方法においては、素子
を小さくしていくとどうしてもコンタクト部分（エミッ
タ電極部１９．コレクタ電極２２゜ベース電極２１）の
面積が邪魔となり、微細化に対して不利になる。第９図
に示すマスク図より、各コンタクト部分と拡散層との間
（例えば、べ一スミ極部２１とエミッタマスク１６との
間のマージンなど）十分なマージンが必要であることが
わかる。
を小さくしていくとどうしてもコンタクト部分（エミッ
タ電極部１９．コレクタ電極２２゜ベース電極２１）の
面積が邪魔となり、微細化に対して不利になる。第９図
に示すマスク図より、各コンタクト部分と拡散層との間
（例えば、べ一スミ極部２１とエミッタマスク１６との
間のマージンなど）十分なマージンが必要であることが
わかる。
課題を解決するための手段
そこで、上記問題点を解決するために、本発明は、コレ
クタ層のコンタクトをシリコン穴の底部テ取す、ベース
層のコンタクトを同シリコン穴ノ側壁で取ることにより
素子の微細化を行うことを可能とする。
クタ層のコンタクトをシリコン穴の底部テ取す、ベース
層のコンタクトを同シリコン穴ノ側壁で取ることにより
素子の微細化を行うことを可能とする。
作用
本発明によれば、ベース層とコレクタ層を１つのシリコ
ン穴でコンタクト形成ができるため、コレクタ層コンタ
クトの領域が不要となり、その分、素子の微細化が可能
となる。
ン穴でコンタクト形成ができるため、コレクタ層コンタ
クトの領域が不要となり、その分、素子の微細化が可能
となる。
実施例
以下に、本発明の一実施例を図面を用いて詳細に説明す
る。第１図〜第６図に、本発明の一実施例の工程順断面
図を示す。第７図は、本発明の一実施例のマスク図を示
している。第１図〜第７図において、第８図、第９図と
同一部分には同一符号を付して説明を省略する。
る。第１図〜第６図に、本発明の一実施例の工程順断面
図を示す。第７図は、本発明の一実施例のマスク図を示
している。第１図〜第７図において、第８図、第９図と
同一部分には同一符号を付して説明を省略する。
まず、第１図に示すように、シリコン基板１にｎｐｎ型
のバイポーラトランジスタを形成する。
のバイポーラトランジスタを形成する。
ただし、ベース領域３の端とコレクタ領域４の端をほぼ
同じ位置に形成しておく。そして、酸化膜５をＣＶＤ法
により５０００人程度堆積させた後、レジストマスク６
によりベース（ｐ層）３とコレクタ（ｎ層）４のコンタ
クトを形成する部分を作り、ドライエツチング法を用い
、酸化膜５をエツチングした後、レジスト除去を行う。
同じ位置に形成しておく。そして、酸化膜５をＣＶＤ法
により５０００人程度堆積させた後、レジストマスク６
によりベース（ｐ層）３とコレクタ（ｎ層）４のコンタ
クトを形成する部分を作り、ドライエツチング法を用い
、酸化膜５をエツチングした後、レジスト除去を行う。
その後、第２図に示すように、酸化膜５をマスクとして
用いて、異方性のドライエツチングによりシリコン基板
１をコレクタ４の深さのほぼ底部までエツチングする。
用いて、異方性のドライエツチングによりシリコン基板
１をコレクタ４の深さのほぼ底部までエツチングする。
その後、第２図に示すように、得られたシリコン穴内部
を３００人程皮酸化させてシリコン穴の側壁に酸化膜７
を形成後、ＬＰＣＶＤ法を用い、酸化膜７の表面に窒化
膜８を１０００人程度堆積させる。そして、異方性のド
ライエツチングを用いてシリコン穴の底部の窒化膜を除
去し、側壁にだけ窒化膜８を残す。その後、イオン注入
法を用いてシリコン穴底部にコレクタ４のコンタクトを
形成するためにＡｓ’″を５ Ｘ １０１５ａｎ−２注
入し、コレクタ電極（ｎ層層）９を形成する。その後、
第３図に示すように、シリコン穴内部にコレクタ配線と
してのポリシリコン電極１０を形成し、シリコン穴内部
を埋め込み酸化膜１１で埋め込み、平坦化を行う。その
後、レジストマスク１２により埋め込み酸化膜１１の領
域内でバターニングを行う。そして、ポリシリコン電極
１０のドライエツチングを行い、シリコン穴のポリシリ
コン電極１０をコレクタ領域端付近まで除去する。その
後、第４図に示すようにポリシリコン酸化を行い、酸化
膜１３を形成する。その後、ウェットエツチング法を用
いて窒化膜８と酸化膜７を除去した後、第５図に示すよ
うに、ベース電極１４となる第２ポリシリコンをＬＰＣ
ＶＤ法を用いて形成する。その後、レジストマスク１５
により、ベース電極１４をバターニングし、第６図に示
すように、１つのシリコン穴でベース３とコレクタ４の
コンタクトを共用する。
を３００人程皮酸化させてシリコン穴の側壁に酸化膜７
を形成後、ＬＰＣＶＤ法を用い、酸化膜７の表面に窒化
膜８を１０００人程度堆積させる。そして、異方性のド
ライエツチングを用いてシリコン穴の底部の窒化膜を除
去し、側壁にだけ窒化膜８を残す。その後、イオン注入
法を用いてシリコン穴底部にコレクタ４のコンタクトを
形成するためにＡｓ’″を５ Ｘ １０１５ａｎ−２注
入し、コレクタ電極（ｎ層層）９を形成する。その後、
第３図に示すように、シリコン穴内部にコレクタ配線と
してのポリシリコン電極１０を形成し、シリコン穴内部
を埋め込み酸化膜１１で埋め込み、平坦化を行う。その
後、レジストマスク１２により埋め込み酸化膜１１の領
域内でバターニングを行う。そして、ポリシリコン電極
１０のドライエツチングを行い、シリコン穴のポリシリ
コン電極１０をコレクタ領域端付近まで除去する。その
後、第４図に示すようにポリシリコン酸化を行い、酸化
膜１３を形成する。その後、ウェットエツチング法を用
いて窒化膜８と酸化膜７を除去した後、第５図に示すよ
うに、ベース電極１４となる第２ポリシリコンをＬＰＣ
ＶＤ法を用いて形成する。その後、レジストマスク１５
により、ベース電極１４をバターニングし、第６図に示
すように、１つのシリコン穴でベース３とコレクタ４の
コンタクトを共用する。
この実施例のマスク図面は第７図のようになる。
発明の詳細
な説明したように、本発明によれば、バイポーラトラン
ジスタのベースとコレクタのコンタクトを１つのシリコ
ン穴で共用することができるため、素子の微細化を行う
ことが可能となる。
ジスタのベースとコレクタのコンタクトを１つのシリコ
ン穴で共用することができるため、素子の微細化を行う
ことが可能となる。
第１図〜第６図は本発明の一実施例の半導体装ある。
１・・・・・・シリコンＭ板、２−−−−−−エミッタ
（ｎ”７１）、３・・・・・・ベース（ｐ層）、４・・
・・・・コレクタ（ｎ）Ｉ）、５・・・・・・酸化膜、
６・・・・・・レジスト、７・・・・・・酸化膜、８・
・・・・・窒化膜、９・・・・・・コレクタ電極（ｎ”
層）、１０・・・・・・ポリシリコン（コレクタ）電極
、１１・・・・・・埋め込み酸化膜、１２・・・・・・
レジスト、１３・・・・・・酸化膜、１４・・・・・・
ポリシリコン（ベース電極）、１５・・・・・・レジス
ト、１６・・・・・・エミッタマスク、１７・・・・・
・ベースマスク、１８・・・・・・コレクタマスク、１
９・・・・・・エミッタ電極部、２０・・・・・・コレ
クタ・ベース電極（シリコン穴）、２１・・・・・・コ
レクタ電極、２２・・・・・・ベース電極。
（ｎ”７１）、３・・・・・・ベース（ｐ層）、４・・
・・・・コレクタ（ｎ）Ｉ）、５・・・・・・酸化膜、
６・・・・・・レジスト、７・・・・・・酸化膜、８・
・・・・・窒化膜、９・・・・・・コレクタ電極（ｎ”
層）、１０・・・・・・ポリシリコン（コレクタ）電極
、１１・・・・・・埋め込み酸化膜、１２・・・・・・
レジスト、１３・・・・・・酸化膜、１４・・・・・・
ポリシリコン（ベース電極）、１５・・・・・・レジス
ト、１６・・・・・・エミッタマスク、１７・・・・・
・ベースマスク、１８・・・・・・コレクタマスク、１
９・・・・・・エミッタ電極部、２０・・・・・・コレ
クタ・ベース電極（シリコン穴）、２１・・・・・・コ
レクタ電極、２２・・・・・・ベース電極。
Claims (1)
- シリコン基板のバイポーラトランジスタのベースとコレ
クタのコンタクトを形成するに際し、上記シリコン基板
に１つのシリコン穴を形成後、上記シリコン穴底部にお
いてコレクタ層のコンタクトを形成し、その後上記シリ
コン穴の側壁部でベース層のコンタクトを形成すること
により、１つのシリコン穴でベースとコレクタのコンタ
クトを共用することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2542190A JPH03229425A (ja) | 1990-02-05 | 1990-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2542190A JPH03229425A (ja) | 1990-02-05 | 1990-02-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03229425A true JPH03229425A (ja) | 1991-10-11 |
Family
ID=12165491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2542190A Pending JPH03229425A (ja) | 1990-02-05 | 1990-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03229425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5516709A (en) * | 1993-11-22 | 1996-05-14 | Nec Corporation | Method of manufacturing bipolar transistor with reduced numbers of steps without increasing collector resistance |
-
1990
- 1990-02-05 JP JP2542190A patent/JPH03229425A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5516709A (en) * | 1993-11-22 | 1996-05-14 | Nec Corporation | Method of manufacturing bipolar transistor with reduced numbers of steps without increasing collector resistance |
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