JPH03226121A

JPH03226121A - データ変換回路

Info

Publication number: JPH03226121A
Application number: JP2059690A
Authority: JP
Inventors: Shuichi Hashimoto; 橋元　修一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-01-31
Filing date: 1990-01-31
Publication date: 1991-10-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概　要］有効ｎビットの信号とシフト量を示す信号よりなる浮動
小数点表示のデータを、データ長が（ｎ＋２）ビットの
固定小数点表示のデータに変換するデータ変換回路に関
し、拡張するデータ長が大きくなっても僅かしか回路規模及
び配線が増加しないデータ変換回路の提供を目的とし、ｎ＋ｌビットのレジスタと、ｉｎ＋ｆｎ＋ｌビットスタの内、最上段よりｎビットの
レジスタに対応する入力段に夫々選択回路を備え、前記最上段のレジスタの出力信号を対応する選択回路の
一方に入力し、又前記最上段以下のレジスタの出力信号を順次下段のレ
ジスタの入力段にある選択回路の一方に入力し、前記選択回路を設けられていない前記２ビツトのレジス
タの各レジスタには、１つ上段のレジスタからの出力信
号を人力するように構成し、前記ｎビットの有効データ
を前記ｎビットのレジスタの入力段にある選択回路の他
方の入力部を介して前記ｎビットのレジスタに入力し、
次に前記選択回路を前記各レジスタの出力信号を入力す
るように選択駆動し、前記シフト量を示す信号により所
定シフト回数のクロックを前記ｎ＋ｆｆビットのレジス
タに与えることでデータを変換する構成とする。

〔産業上の利用分野〕

本発明は、有効ｎビットの信号とシフト量を示す信号よ
りなる浮動小数点表示のデータを、データ長が（ｎ＋ｌ
）ビットの固定小数点表示のデータに変換するデータ変
換回路の改良に関する。

浮動小数点表示のデータを演算する場合は固定小数点表
示のデータに変換して行い、又演算精度の高い（ｎ−１
−ｊりビットの演算回路に入力する時は、有効ｎビット
のデータを（ｎ＋ｆ）ビットの固定小数点表示のデータ
に変換する必要がある。

例えば、第４図（Ａ）に示す５ビツトの有効データ（Ｍ
ＳＢのＡ４は正負を示すサインリフト）と、４ビツトの
シフト量を示す３ビツトのシフトデータよりなる浮動小
数点表示のデータを、１２ビツトの固定小数点表示のデ
ータに変換すると、（Ｂ）に示す如く、４ビツトシフト
するので、下位４ビツトはＯとなり、下位より５ビツト
目から９ビツト目迄は有効データとなり、残りの上位３
ビツトはサインビットＡ４で示される。

このように、長いデータ長に変換する場合、データ長を
長くしても、回路規模及び配線の増加は少ないデータ変
換回路の提供が要望されている。

以下従来例及び本発明の実施例のとしては、第４図（Ａ
）に示した浮動小数点表示のデータを、第４図（Ｂ）に
示した１２ビツトの固定小数点表示のデータに変換する
場合を例にとり説明する。

〔従来の技術〕

第５図は従来例のデータ変換回路の回路図で、バレルシ
フタを使用したものである。

図中１〜１２はレジスタであるフリップフロップ（以下
ＦＦと称す）、５０はデコーダ、５１〜６８はアンド回
路、７０〜７５はオア回路を示す。

この場合、デコーダ５０は、シフトデータＢ２゜Ｂｌ、
ＢＯの示す値がＯなら出力の０をルベルとし他はＯレベ
ルであり、４なら出力の４をルベルとし他は０レベルで
ある。

有効データがＡ４．Ａ３．Ａ２．Ａｌ、ＡＯの５ビツト
であり、４ビツトシフトするなら、デコーダ５０の出力
の４はルベル他はＯレベルであるので、ＡＯはアンド回
路６１．オア回路７３゜ＦＦ５を介して出力され、ＡＩ
、Ａ２．Ａ３．Ａ４はＦＦ６，７，８．９を介して出力
される。

又アンド回路６０〜５１の出力は０レベルであるので、
ＦＦ４，３，２．１よりはＯが出力され、ＦＦｌ０には
オア回路７４を介してＡ４が入力してＡ４が出力され、
ＦＦＩＩにはオア回路７５を介してＡ４が入力してＡ４
が出力され、ＦＦ１２にはＡ４が入力してＡ４が出力さ
れ、■クロックで、固定小数点表示のデータに変換され
る。

この回路では、ＦＦＩにはアンド回路５１０１個が従属
し、ＦＦ２にはアンド回路５２．５３の２個が従属し、
ＦＦ３にはアンド回路５４〜５６の３個が従属し、ＦＦ
４にはアンド回路５７〜６０の４個が従属し、ＦＦ５に
はアンド回路６１〜６５の５個が従属し、入力データは
有効５ビツトであるのでアンド回路は５個迄増加し、Ｆ
Ｆ６〜７には５個のアンド回路、ＦＦ８には４個のアン
ド回路、ＦＦ９には３個のアンド回路、ＦＦｌ０には２
個、ＦＦＩＩには１個のアンド回路が従属する。

即ち、拡張するデータ長が大きくなると、この場合では
５個のアンド回路を従属したＦＦが増加するので、回路
規模は非常に大きくなり、又デコーダ５０の出力線に接
続される配線数も増加する。

〔発明が解決しようとする課題〕

上記説明の如く、従来のデータ変換回路では、拡張する
データ長が大きくなると回路規模が非常に大きくなり又
配線数が増加する問題点がある。

本発明は、拡張するデータ長が大きくなっても僅かしか
回路規模及び配線が増加しないデータ変換回路の提供を
目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロンク図であり、有効ｎビット
の信号をＡ２．Ａｌ、ＡＯの３ビツトとし、シフト量は
２ビツトで、拡張する！ビットを３ビツトとした場合を
示している。

有効ｎビット（３ビツト）の信号とシフト量（２ビツト
）を示す信号よりなる浮動小数点表示のデータを、デー
タ長が（ｎ＋ｆ）ビット（６ビツト）の固定小数点表示
のデータに変換するデータ変換回路を、第１図に示す如く、ｎ＋ｆビットのレジスタ６〜１と、該ｎ＋ｆビットのレジスタ６〜１の内、最上段よりｎビ
ットのレジスタ６〜４に対応する入力段に夫々選択回路
９３〜９１を備え、前記最上段のレジスタ６の出力信号を対応する選択回路
９３の一方に入力し、又前記最上段以下のレジスタ６．５の出力信号を順次下
段のレジスタの入力段にある選択回路９２゜９１の一方
に入力し、前記選択回路を設けられていない前記ｒビットのレジス
タ３〜１の各レジスタには、１つ上段のレジスタからの
出力信号を入力するように構成し、前記ｎビットの有効
データを前記ｎビットのレジスタ６〜４の入力段にある
選択回路９３〜９１の他方の入力部を介して前記ｎビッ
トのレジスタ６〜４に入力し、次に前記選択回路９３〜
９１を前記各レジスタ６．５の出力信号を入力するよう
に選択駆動し、前記シフト量を示す信号により所定シフ
ト回数のクロックを前記ｎ＋ｌビットのレジスタ６〜１
に与えることでデータ変換する構成とする。

〔作　用］有効ｎビットの信号をＡ２．ＡＩ、ＡＯの３ビツトとし
、シフト量は２ビツトで、拡張する２ビツトを３ビツト
とした第１図にて説明すると、予め、クリア手段８２に
て各ＦＦＩ〜６をクリアする。

そして、シフト手段８３より、６ビツトのシフトレジス
タ０ＦＦ６〜１に３個のクロックを入力し、セレクタ９
３〜９１には、最初のクロックの時は、有効ｎビットの
信号Ａ２．Ａｌ、ＡＯを選択し、以後のクロックの時は
、セレクタ９３では最上位のＦＦ６の出力を、セレクタ
９２．９１では上位ＦＦの出力を選択する選択信号を出
力する。

すると、ＦＦ６．ＦＦ５．ＦＦ４の出力Ｙ５゜Ｙ４．Ｙ
３よりＡ２が、ＦＦ３の出力Ｙ２よりＡＩが、ＦＦ２の
出力Ｙ１よりＡＯが、ＦＦＩの出力ＹＯよりＯが各々出
力され、所望の６ビツトの固定小数点表示のデータが出
力される。

この回路では、拡張するデータ長が例えば１ビット大き
くなるとＦＦＯを増加し、ＦＦＩと同様の配線をすれば
よい。即ち、拡張するデータ長が長くなっても回路規模
の増加及び配線の増加は僅かである。

〔実施例〕

第２図は本発明の実施例のデータ変換回路の回路図、第
３図は第２図の各部のタイムチャートである。

図中１〜１２はレジスタであるＦＦ、９１〜９５はセレ
クタ、３０は４ビツトカウンタ、３１〜３７はノット回
路、３８．３９はアンド回路、４０はノア回路、８１は
１２ビツトシフトレジスタ、８２はクリア回路、８３は
シフト回路を示す。

１２ビツトの固定小数点表示とするので、１２個ＯＦＦ
を有する１２ビツトシフトレジスタ８１を用い、１２ビ
ツトシフトレジスタ８１には、有効データは５ビツトで
あるので５個のセレクタ９１〜９５を有し、有効データ
のＡ４．Ａ３．Ａ２゜ＡＩ、ＡＯをセレクタ９５〜９１
に入力し、又セレクタ９５には最上位のＦＦ１２の出力
、セレクタ９４〜９１には上位ＦＦの出力を夫々入力し
、セレクト信号により選択されてＦＦ１２〜８に入力す
るようになっている。

クリア回路８２よりはパルスを出力し、予め、ＦＦ１２
〜ｌをクリアし、又シフト回路８３の４ビツトカウンタ
３０の設定値をプリセットする。

シフト回路８３では、シフト量を示す信号ＢＯ。

Ｂｌ、Ｂ２が３ビツトであるので、４ビツトカウンタ３
０を用い、ＢＯ，Ｂｌ、Ｂ２はノット回路３１〜３３を
介してプリセット端子Ａ、Ｂ、Ｃに入力し、プリセット
端子りには“１”を入力してお（。

こうすると、シフト量が３の時は、１１がプリセットさ
れ、４ビツトカウンタ３０は４クロツクをカウントする
とキャリアウドとなり、キャリアウド信号を出力する。

令弟３図（ＣＫＯ）に示す如きクロックが４ビツトカウ
ンタ３０に入力しており、ロード端子に、第３図（反転
ＬＤ）に示す如きロードパルスを入力すると、４ビツト
カウンタ３０の出力は第３図（Ｑ）に示す如く、１１．
１２．１３，１４゜１５となり、キャリアウド端子より
は、第３図（反転Ｃｏ）に示す如き、カウントしている
間はルベルのパルスを出力しアンド回路３８に入力する
。

又アンド回路３８には、第３図（反転ＣＫＯ）に示すク
ロックが入力しており、又アンド回路３９には、ノット
回路３４．３７にて夫々反転されたキャリアウド信号及
びノット回路３５にて反転された第３図（反転ＬＤ）に
示す信号が入力しており、ノア回路４０よりは、第３図
（ＣＫ）に示す如き５個のクロックが出力され、ＦＦＩ
〜１２のクロックとして供給される。

又第３図（反転ＬＤ）に示す信号を、ノット回路３５に
て反転した第３図（ＳＥＬ）に示す、■クロックの間は
ルベルの信号が出力され、セレクタ９５〜９１のセレク
ト信号として入力する。

従って、第３図（ＣＫ）に示す最初のクロックの時、セ
レクタ９５〜９１はルベルの選択信号にて、有効５ビツ
トのＡ４〜ＡＯが、第３図（ＲＥＧ）の初期設定で、Ｆ
Ｆ１２〜８にセットされ、以後４ビツトの時は、セレク
タ９５〜９１は、０レベルの選択信号にて、最上位のＦ
Ｆ１２の出力。

上位ＯＦＦの出力が選択され４ピントシフトする。

従って、ＦＦ１２〜１０の出力のＹＢ−Ｙ９よりは、Ａ
４が出力され、ＦＦ９〜ＦＦ５の出力のＹ８〜Ｙ４より
は、Ａ４〜ＡＯが出力され、ＦＦ４〜ｌの出力のＹ３〜
ＹＯよりはＯが出力される。

よって、第４図（Ａ）に示す如き、有効５ビツトで、シ
フト量が４ビツトの浮動小数点表示のデータは、第４図
（Ｂ）に示す如き１２ビツトの固定小数点表示のデータ
に変換される。

この回路では、拡張するデータ長が大きくなっても、Ｆ
Ｆを単に下位に増加するのみでよいので、回路規模及び
配線の増加は僅かである。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、浮動小数点表
示のデータを、データ長の大きい固定小数点表示のデー
タに変換する場合、データ長が大きくなっても回路規模
及び配線の増加は僅かである効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実施例のデータ変換回路の回路図、第３図は第２図の各部のタイムチャート、第４図は１例
の８ビツトの浮動小数点表示のデー夕を４ビツトシフト
し１２ピントの固定小数点表示のデータに変更した場合
のデータを示す図、第５図は従来例のデータ変換回路の
回路図である。図において、１−１２はフリップフロップ、３０は４ビツトカウンタ、３１〜３７はノット回路、３Ｂ、３９．５１〜６８はアンド回路、４０はノア回路
、５０はデコーダ、７０〜７５はオア回路、８１は（ｎ＋ｆ）ビットのシフトレジスタ、１２ビツト
シフトレジスタ、８２はクリア手段、クリア回路、８３はシフト手段、シフト回路、９１〜９５はセレクタを示す。

Claims

【特許請求の範囲】有効ｎビットの信号とシフト量を示す信号よりなる浮動
小数点表示のデータを、データ長がｎ＋ｌビットの固定
小数点表示のデータに変換するデータ変換回路において
、ｎ＋ｌビットのレジスタ（６〜１）と、該ｎ＋ｌビットのレジスタ（６〜１）の内、最上段より
ｎビットのレジスタ（６〜４）に対応する入力段に夫々
選択回路（９３〜９１）を備え、前記最上段のレジスタ
（６）の出力信号を対応する選択回路（９３）の一方に
入力し、又前記最上段以下のレジスタ（６，５）の出力信号を順
次下段のレジスタの入力段にある選択回路（９２，９１
）の一方に入力し、前記選択回路を設けられていない前記ｌビットのレジス
タ（３〜１）の各レジスタには、１つ上段のレジスタか
らの出力信号を入力するように構成し、前記ｎビットの有効データを前記ｎビットのレジスタ（
６〜４）の入力段にある選択回路（９３〜９１）の他方
の入力部を介して前記ｎビットのレジスタ（６〜４）に
入力し、次に前記選択回路（９３〜９１）を前記各レジ
スタ（６，５）の出力信号を入力するように選択駆動し
、前記シフト量を示す信号により所定シフト回数のクロ
ックを前記ｎ＋ｌビットのレジスタ（６〜１）に与える
ことでデータ変換することを特徴とするデータ変換回路
。