JPH0322610A - Synchronizing pulse generating circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期パルス発生回路に関し、特にノイズ等によ
る幅の狭いパルスに対しては感度が鈍し同期パルス発生
回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a synchronization pulse generation circuit, and particularly to a synchronization pulse generation circuit that is less sensitive to narrow pulses caused by noise or the like.
従来、この種の同期パルス発生圓路としては、例えば第
４図に示すような回路があった。第４図にかいて、ラッ
チ回路３４と、２人力ＮＯＲ３５とで構成され、第１の
入力端子３１と、第２の入力端子３２と、出力端子３３
とを有している。Conventionally, as this type of synchronous pulse generation circuit, there has been a circuit as shown in FIG. 4, for example. In FIG. 4, it is composed of a latch circuit 34 and a two-man power NOR 35, and has a first input terminal 31, a second input terminal 32, and an output terminal 33.
It has
ラッチ回路３４即ちＤ型フリップ●フロップは、Ｄ型入
力が第１の入力端子３１に、クロック入力が第２の入力
端子３２に接続され、Ｑ出力がＮｏＲ３５の一人力に接
続されている。The latch circuit 34, ie, the D-type flip-flop, has a D-type input connected to the first input terminal 31, a clock input connected to the second input terminal 32, and a Q output connected to the single input terminal of the NoR 35.
このラッチ回路３４０例としては、第５図（ａ）あるい
は第７図に示すような回路がある。An example of this latch circuit 340 is a circuit as shown in FIG. 5(a) or FIG. 7.
第７図にかいて、入力端子６１をＤ入力、入力端子６２
をＣ入力、インバータ６４を介した信号をＣＢ入力、出
力端子６３をＱ出力とするフリクプ・フロップ６５があ
る。In Fig. 7, the input terminal 61 is the D input, and the input terminal 62 is the D input.
There is a flip-flop 65 which has a C input, a signal via an inverter 64 as a CB input, and an output terminal 63 as a Q output.
第５図（ａ）にかいて、Ｄ入力、Ｃ入力、ＣＢ人力Ｑ出
力を有するフリップ●フロップ４１２＞１示されてかり
、その具体的回路は、第５図（ｂ）に示すように、入力
端子４２，４３．４４をそれぞれＤ入力，Ｃ入力．ＣＢ
入力とし、出力端子４５をＱ出力とし、インバータ４８
，４９，５０，Ｐ，ＮチャネルＭＯＳ｝ランジスタ４６
．４７を有している。In FIG. 5(a), a flip-flop 412>1 having D input, C input, and CB manual Q output is shown, and its specific circuit is as shown in FIG. 5(b). Input terminals 42, 43, and 44 are D input and C input, respectively. C.B.
input, output terminal 45 as Q output, inverter 48
, 49, 50, P, N channel MOS} transistor 46
．． It has 47.
次に第４図に示した回路の動作については、第１０図（
ａ）に示す如く、例えば第ｌの入力端子３ｌには周期の
長い信号（以降フレームパルスと呼ぶ）を入力し、第２
の入力端子３２には周期の短い信号（以降クロックパル
スと呼ぶ）を入力することによυ、出力端子３３Ｋはフ
レームパルスト夛ロックパルスとに同期した出力信号を
得ることができる。Next, regarding the operation of the circuit shown in Fig. 4, see Fig. 10 (
As shown in a), for example, a signal with a long period (hereinafter referred to as a frame pulse) is input to the l-th input terminal 3l, and the second
By inputting a signal with a short period (hereinafter referred to as a clock pulse) to the input terminal 32 of , the output terminal 33K can obtain an output signal synchronized with the frame pulse and the lock pulse.
１た、第１０図（ｂ）に示す如く、第１の入力端子３ｌ
にノイズ等で発生した狭いパルス幅が入力されると、出
力端子３ ３ Ｋは入力端子３１と同′４ｉパルス波形
が出力される。1. As shown in FIG. 10(b), the first input terminal 3l
When a narrow pulse width generated by noise or the like is input to the output terminal 3 3 K, the same '4i pulse waveform as the input terminal 31 is outputted.
〔発明が解決しようとする課題〕
前述した従来の同期パルス発生回路は、ノイズ等で発生
した狭いパルス幅にも同期して、狭いパルス幅と同等の
出力を発生させ、内部回路を誤動作させるという欠点が
あった。[Problems to be Solved by the Invention] The conventional synchronous pulse generation circuit described above generates an output equivalent to a narrow pulse width in synchronization with narrow pulse widths generated by noise, etc., causing internal circuits to malfunction. There were drawbacks.
本発明の目的は、充分に広いフレームパルス幅をもった
入力信号には同期して、同期信号を出力することができ
、ノイズ等の狭いパルス幅には同期信号を検出しないよ
うにした同期パルス発生回路を提供することにある。An object of the present invention is to provide a synchronization pulse that can output a synchronization signal in synchronization with an input signal having a sufficiently wide frame pulse width, and prevent the synchronization signal from being detected in response to a narrow pulse width such as noise. The purpose of this invention is to provide a generating circuit.
本発明の構成は、第１．第２の入力信号により、同期を
検出する同規パルス発生回路にシいて、前記第１の入力
信号と前記第２の入力信号とを第１のラッチ回路に入力
し、前記第１のラッチ回路の出力信号と前記第２の入力
信号とを第２のラッチ回路に入力し、前記第２のラッチ
回路の出力信号と前記第１のラッチ回略の出力信号と前
記第２のの入力信号とを論理回路に入力し、前記論理回
路の第ｌ，第２の出力を第１，第２の出力端子とするこ
とを特徴とする。The configuration of the present invention is as follows. A second input signal causes the first input signal and the second input signal to be input to a first latch circuit in accordance with a homogeneous pulse generation circuit that detects synchronization. and the second input signal are input to a second latch circuit, and the output signal of the second latch circuit, the output signal of the first latch circuit, and the input signal of the second is input to a logic circuit, and the first and second outputs of the logic circuit are used as first and second output terminals.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の同期パルス発生回路を示す回路ブロッ
ク図である。FIG. 1 is a circuit block diagram showing a synchronization pulse generation circuit of the present invention.
第ｌ図にかいて、本発明の構成は、２つの入力信号によ
う同期を検出する同期パルス回路にかいて、第ｌの入力
端子１の信号と第２の入力端子２の信号とを第１のラッ
チ回路５に入力し、第１のラッチ回路５の出力信号と第
２の入力端子２の信号とを第２のラッチ回路６に入力し
、第２のラッチ回路６の出力信号と前記Ｊｌのラッチ回
路５の出力信号と第２の入力端子２の信号とを論理回路
７に入力し、論理回路７の第１の出力と第２の出力とを
第１，第２の出力端子３，４の信号としている。As shown in FIG. 1, the configuration of the present invention uses a synchronization pulse circuit that detects synchronization between two input signals to output the signal at the first input terminal 1 and the signal at the second input terminal 2 to the second input terminal 2. The output signal of the first latch circuit 5 and the signal of the second input terminal 2 are input to the second latch circuit 6, and the output signal of the second latch circuit 6 and the signal of the second input terminal 2 are input to the second latch circuit 6. The output signal of the latch circuit 5 of Jl and the signal of the second input terminal 2 are input to the logic circuit 7, and the first output and the second output of the logic circuit 7 are input to the first and second output terminals 3. , 4 signals.
第２図は本発明の第１の実施例の同期パルス発生回路を
示す回路図でるる。ｖｇ２図にかいて、ラッチ回路１５
のデータ（Ｄ） 人力を入力端子１１に接続し、クロ
ック（Ｃ）入力を入力端子１２にそれぞれ接続し、２人
力ＮＯＲ１６の２つの入力をラッチ回路１５の第１の出
力Ｑ１と第３の出力Ｑ３に接続し、２人力ＡＮＤ１７の
一方の人力に２人力ＮＯＲ１６の出力を接続し、他方の
入力には入力端子１２を接続し、２人力ＮＯＲ１６の出
力を出力端子１３、２人力ＡＮＤ１７の出力を出力端子
１４にそれぞれ接続している。FIG. 2 is a circuit diagram showing a synchronizing pulse generating circuit according to a first embodiment of the present invention. In the vg2 diagram, latch circuit 15
The data (D) of human power is connected to the input terminal 11, the clock (C) input is connected to the input terminal 12, and the two inputs of the two-power NOR 16 are connected to the first output Q1 and the third output of the latch circuit 15. Q3, connect the output of the two-man power NOR16 to one of the two-man power AND17, connect the input terminal 12 to the other input, connect the output of the two-man power NOR16 to the output terminal 13, and the output of the two-man power AND17. They are connected to the output terminals 14, respectively.
ここで、ラッチ回路ｌ５については、例えば第５図（ｂ
）と第６図で示されるような回路で構成されている。Here, regarding the latch circuit l5, for example, FIG.
) and a circuit as shown in FIG.
即ち、ラクチ回路１５は、第６図の回路ブロック構或と
なり，、第６図のフリップフロップ５７，５８．５９は
、第５図（ｂ）の回路構或となる。フリップ●フロップ
５７，５８ｉ５９は３段縦続接続されており、入力端子
５１をＤ入力、入力端子５２をＣ入力、出力端子５５を
Ｑ３出力、端子５３をＱ１出力、端子５４をＱ２出力と
して＞Ｂ，インパータ５６を介した信号をＣＢ入力とし
ている。That is, the circuit 15 has the circuit block configuration shown in FIG. 6, and the flip-flops 57, 58, and 59 in FIG. 6 have the circuit configuration shown in FIG. 5(b). Flip●Flops 57, 58i59 are connected in cascade in three stages, input terminal 51 is D input, input terminal 52 is C input, output terminal 55 is Q3 output, terminal 53 is Q1 output, terminal 54 is Q2 output, and >B , the signal via the inverter 56 is used as the CB input.
次に動作について第８図（ａ）、第８図（ｂ）を用いて
説明する。Next, the operation will be explained using FIG. 8(a) and FIG. 8(b).
會ず第８図（ａ）において、従来例と同様に、第２図の
第１の入力端子ｌ１にはフレームパルスを入力し、第２
の入力端子ｌ２にはクロック（Ｃ）バル，Ｒ．’ｋ入力
ｆる。ここで、フレームパルスのロクレベルの幅は２ク
ロック分とする。このフレームパルスがラッチ回路１５
を介してｓＱ１ 出力とＱ３出力を発生し、２人力ＮＯ
Ｒ１６と２人力ＡＮＤ１７Ｋｉフレームパルスとクロッ
クパルスＫ同期ｔ，た出力信号を得ることができる。In FIG. 8(a), similarly to the conventional example, a frame pulse is input to the first input terminal l1 in FIG.
The input terminal l2 of the clock (C) valve, R. 'k input f. Here, the width of the low level of the frame pulse is assumed to be two clocks. This frame pulse is the latch circuit 15
Generates sQ1 output and Q3 output through 2-man power NO.
R16 and two output signals AND17Ki frame pulse and clock pulse K synchronization t can be obtained.
また、第８図（ｂ）にかいて、第８図（ａ）と同様にフ
レームパルスとクロックパルスを入力する。ここで、フ
レームパルスのロウレベルの幅はｌクロック分とする。Further, in FIG. 8(b), a frame pulse and a clock pulse are inputted in the same manner as in FIG. 8(a). Here, the width of the low level of the frame pulse is assumed to be l clocks.
このフレームパルスがラッチ回路１５を介して、Ｑｌ出
力とＱ３出力を発生するが、２人力ＮＯＲ１６とＡＮＤ
１７の出力は、ロウレペルのま１で変化しない。This frame pulse generates a Ql output and a Q3 output via the latch circuit 15, but the
The output of No. 17 does not change at the low level.
このようにして、出力端子１３．１４には、フレームパ
ルスとクロックパルスに同期したパルスを検出できる。In this way, pulses synchronized with the frame pulse and the clock pulse can be detected at the output terminals 13 and 14.
しかもフレームパルスの幅が１クロック分以下の場合は
同期を検出するパルスが発生しないため、ノイズ等の狭
いパルス幅をもつ波形は検出されない。Furthermore, if the width of the frame pulse is one clock or less, no pulse for detecting synchronization is generated, so waveforms with narrow pulse widths such as noise are not detected.
次に本発明の第２の実施例の同期パルス発生回路につい
て説明する。Next, a synchronization pulse generation circuit according to a second embodiment of the present invention will be explained.
第３図は本発明の第２の実施例の同期パルス発生回路を
示す回路図である。第３図にかいて、ラッチ回路２５の
データ入力を入力端子２ｌに接続し、クロック入力を入
力端子２２に接続し、２人力ＮＡＮＤ２６の２つの入力
をラッチ回路２５の第１の出力Ｑ１と第３の出力Ｑ３と
にそれぞれ接続し、イ／パータ２８の入力を入力端子２
２に接続し、２人力ＯＲ２７の一方の入力に２人力ＮＡ
ＮＤ２６の出力を接続し、他方の入力にはインバータ２
８の出力を接続し、２人力ＮＡＮＤ２６の出力を出力端
子２３、２人力ＯＲ２７の出力を出力端子２４にそれぞ
れ接続している。FIG. 3 is a circuit diagram showing a synchronous pulse generating circuit according to a second embodiment of the present invention. In FIG. 3, the data input of the latch circuit 25 is connected to the input terminal 2l, the clock input is connected to the input terminal 22, and the two inputs of the two-manufactured NAND 26 are connected to the first output Q1 of the latch circuit 25 and the first output Q1 of the latch circuit 25. 3, and connect the input of the i/parter 28 to the input terminal 2.
2 and connect the 2-man power NA to one input of the 2-man power OR27.
Connect the output of ND26, and connect the inverter 2 to the other input.
The output of the two-man power NAND 26 is connected to the output terminal 23, and the output of the two-man power OR 27 is connected to the output terminal 24.
ここで、ラッチ回路２５は例えば第５図（ｂ）と第６図
とに示されるような回路で構成されている。Here, the latch circuit 25 is constituted by a circuit as shown in FIG. 5(b) and FIG. 6, for example.
次に動作について第９図（ａ）、第９図（ｂ）を用いて
説明する。筐ず、第９図（ａ）において、第ｌの実施例
と同様に、第１の入力端子２１にはフレームパルスを入
力し、第２の入力端子２２にはクロックハルスヲ入力ス
る。ここで、フレームパルスのハイレベルの幅はクロッ
ク分とする。このフレームパルスがラッチ回路２５を介
して％Ｑ１出力とＱ３出力を発生し、２人力ＮＡＮＤ２
６と２人力ＯＲ２７及ヒインパータ２８により、フレー
ムパルスとクロックパ゜ルスに同期した出力信号を得る
ことができる。Next, the operation will be explained using FIG. 9(a) and FIG. 9(b). In FIG. 9(a), similarly to the first embodiment, a frame pulse is input to the first input terminal 21, and a clock pulse is input to the second input terminal 22. Here, the width of the high level of the frame pulse is assumed to be equal to the clock. This frame pulse generates the %Q1 output and Q3 output via the latch circuit 25, and the two-man NAND2
6, the two-man OR 27, and the imperter 28, it is possible to obtain an output signal synchronized with the frame pulse and the clock pulse.
壕た、第９図（ｂ）にかいて、第９図（ａ）と同様に、
フレームパルスとクロックパルスを入力スる。ここで、
フレームパルスのハイレペルの幅は１クロック分とする
。このフレームパルスがラッチ回路２５を介して、Ｑ１
出力とＱ，出力を発生するが、２人力ＮＡＮＤ２６と２
人力ＯＲ２ ７の出力は、ハイレベルの１１で変化しな
い。Similarly to Fig. 9(a), as shown in Fig. 9(b),
Input frame pulse and clock pulse. here,
The width of the high level of the frame pulse is one clock. This frame pulse is passed through the latch circuit 25 to Q1
Output, Q, and output are generated, but 2-man power NAND26 and 2
The output of the human power OR2 7 remains at the high level 11 and does not change.
このようにして、出力端子２３と２４にはフレームパル
スとクロククパルスに同期シタハルスを検出することが
できる。しかも、フレームパルスの幅が１クロック分以
下の場合は回期を検出するパルスが発生しないため、ノ
イズ専の狭いパルス幅をもつ波形は検出されない。In this way, the output terminals 23 and 24 can detect the synchronization of the frame pulse and clock pulse. Moreover, if the width of the frame pulse is one clock or less, no pulse for detecting the cycle is generated, so a waveform with a narrow pulse width that is exclusively used for noise is not detected.
以上説明したように、本発明は、充分に広いフレームパ
ルス幅をもった入力信号にのみ同期して同期信号を検出
することができ、ノイズ等の狭いパルス幅には同期信号
を検出しないという効果がある。As explained above, the present invention has the advantage that a synchronization signal can be detected only in synchronization with an input signal having a sufficiently wide frame pulse width, and the synchronization signal is not detected in response to a narrow pulse width such as noise. There is.
＄１図は本発明の同期パルス発生回路を示すブロック図
、第２図は本発明の第１の実施例を示す回路図、第３図
は本発明の＠２の実施例を示す回路図、第４図は従来の
同期パルス発生回路を示す回路図、第５図（ａ）、第５
図（ｂ）はいずれもラッチ回路を示す回路ブロック図、
第６図はラッチ回路を縦続に接続した複合ラッチ回路を
示す回路図、第７図はクロック入力を考慮したラッチ回
路を示す回路図、第８図（ａ）、第８図（ｂ）は本発明
の第１の実施例の回路の動作をそれぞれ示す波形図、第
９図（ａ）、第９図（ｂ）は本発明の第２の実施例の回
路の動作をそれぞれ示す波形図、第ｌＯ図（ａ）、第１
０図（ｂ）は従来例の動作をそれぞれ示す波形図である
。
１，２．１１，１２，２１，２２．３１，３２．４２，
４３，４４，５１，５２，６１．６２・・・・・・入力
端子、３，４，１３，１４，２３ ， ２４ ， ３３
． ４５ ， ５５ ． ６３・・・・・・出力端子
、５，６，３４・・・・・・ラッチ回路、７・・・・・
・論理回路、１５，２５，４１，５７，５８，５９．６
５・・・・・・フリップ●フロップ、２８ ， ４８
， ４９ ， ５０ ， ５６ ． ６４・・・・・・
インバータ、１７・・・・・・２人力ＡＮＤ，２６・・
・・・・２人力ＮＡＮＤ，２７・・・・・・２人力ＯＲ
，１６．３５・・・・・・２人力ＮＯＲ，４６．４７・
・・・・・ＭＯＳ｝ランジスタ。Figure 1 is a block diagram showing the synchronous pulse generation circuit of the present invention, Figure 2 is a circuit diagram showing the first embodiment of the present invention, Figure 3 is a circuit diagram showing the @2 embodiment of the present invention, Figure 4 is a circuit diagram showing a conventional synchronous pulse generation circuit;
Figure (b) is a circuit block diagram showing a latch circuit,
Figure 6 is a circuit diagram showing a composite latch circuit in which latch circuits are connected in cascade, Figure 7 is a circuit diagram showing a latch circuit that takes clock input into consideration, and Figures 8(a) and 8(b) are from this page. FIGS. 9(a) and 9(b) are waveform diagrams showing the operation of the circuit according to the first embodiment of the invention, respectively. lO diagram (a), 1st
FIG. 0(b) is a waveform chart showing the operation of the conventional example. 1, 2.11, 12, 21, 22.31, 32.42,
43, 44, 51, 52, 61.62... Input terminal, 3, 4, 13, 14, 23, 24, 33
．． 45, 55. 63... Output terminal, 5, 6, 34... Latch circuit, 7...
・Logic circuit, 15, 25, 41, 57, 58, 59.6
5...Flip●Flop, 28, 48
, 49, 50, 56. 64...
Inverter, 17...2-man power AND, 26...
...2-person NAND, 27...2-person OR
, 16.35...2-person power NOR, 46.47.
...MOS} transistor.
Claims (1)
ス発生回路において、前記第１の入力信号と前記第２の
入力信号とを第１のラッチ回路に入力し、前記第１のラ
ッチ回路の出力信号と前記第２の入力信号とを第２のラ
ッチ回路に入力し、前記第２のラッチ回路の出力信号と
前記第１のラッチ回路の出力信号と前記第２の入力信号
とを論理回路に入力し、前記論理回路の第１、第２の出
力をそれぞれ第１、第２の出力端子とすることを特徴と
する同期パルス発生回路。In a synchronization pulse generation circuit that detects synchronization using first and second input signals, the first input signal and the second input signal are input to a first latch circuit, and the first latch circuit and the second input signal are input to a second latch circuit, and the output signal of the second latch circuit, the output signal of the first latch circuit, and the second input signal are logically combined. A synchronizing pulse generating circuit, characterized in that the first and second outputs of the logic circuit are used as first and second output terminals, respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157640A JP3006794B2 (en) | 1989-06-19 | 1989-06-19 | Synchronous pulse generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157640A JP3006794B2 (en) | 1989-06-19 | 1989-06-19 | Synchronous pulse generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322610A true JPH0322610A (en) | 1991-01-31 |
| JP3006794B2 JP3006794B2 (en) | 2000-02-07 |
Family
ID=15654144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157640A Expired - Lifetime JP3006794B2 (en) | 1989-06-19 | 1989-06-19 | Synchronous pulse generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006794B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774003A (en) * | 1996-10-09 | 1998-06-30 | National Semiconductor Corporation | Flip-flop cell having clock skew protection |
-
1989
- 1989-06-19 JP JP1157640A patent/JP3006794B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774003A (en) * | 1996-10-09 | 1998-06-30 | National Semiconductor Corporation | Flip-flop cell having clock skew protection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3006794B2 (en) | 2000-02-07 |
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