JPH03225860A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｊ産業上の利用分野〕 本発明は半導体記憶装置に関し、特に高速・広動作マー
ジンを有し、長時間テスト時間を必要とする４Ｍや１６
Ｍ等の超高密度半導体メモリに関する。

二従来の技術＝１ 従来のこの種の半導体記憶装置は、複数のバッーブ二路
を介して内部駆動信号を発生させ、その内部駆動信号を
パスラインを介して各メモリセルアレイに配分する構成
となっていた。また、１つの半導体記憶装置は、１つの
基板上に形成されていた。

第４図（ａ）、第４図（ｂ）を用いて、このような従来
の半導体記憶装置の構成を説明する。第４図（ａ）にお
いて、４個のメモリセルアレイ４４０〜４４３で、メモ
リが構成されているとする。各アレイ４４０〜４４３に
は、ロウテコーダ４２０〜４２３、コラムテコーダ及び
ビット線感知増幅回路４３０〜４３３が設置されている
。外部信号ＲＡＳを受けて、ワード駆動信号発生回路４
００でワード駆動信号を発生し、各メモリセルアレイの
ロウテコーダ４２０〜４２３を介して、１本のワードが
選択される。この場合、ワード駆動信号はパスラインを
介して、各メモリセルアレイのロウテコーダに入力され
る。ここで、発生回路４００が受ける信号は、ＲＡ　Ｓ
　（Ｒｏｗ　ＡｄｄｒｅｓｓＳｔｒｏｂｅン信号である
。

口発明が解決しようとする課題〕 前述した従来の半導体記憶装置は、１つのワード駆動信
号がパスラインを介して各メモリセルアレイ４４０〜４
４３に配線されているので、パスラインの抵抗により時
定数が異なり、各メモリセルアレイで実際にワード選択
される時刻が異なってしまう。ワード選択が行なわれる
と、メモリセルとビット線とが接続され、電荷の移動が
生じ、その結果ワード駆動作号に雑音となって帰還され
、ハスラインを介してメモリセルアレイ相互間で影響し
あう欠点がある。さらに第４図（ｂ）に示すように、一
つのサブ基板１上に作られているため、トランジスタの
サブへ抜けるリーク等により、メモリセルアレイ相互間
て影響しあう欠点がある。

近年、メモリセルをいくつかのグループに分割し、同時
に各グループに続するｌセルをアクセスすることにより
、内部的に多ヒツトメモリとして動作マージンをチエツ
クする方法が考えられた。しかし、前述したように各グ
ループの独立性が不十分ナタめ、全セルに対してアクセ
スした動作マージンをチェッ゛りしなければならない状
態は改善されていなかった。

４Ｍ−ＤＲＡＭを例に挙げて説明する。プレイが完全に
独立として、サイクルタイム２５０ｎｓのＧａ１ｌｏｐ
、サイクルタイム１０μｓのＭＡＲＣテスト時間は、メ
モリ容量の増大とともに、指数的に増大するので、内部
的に多ヒツトにしたテストは、明らかに測定時間の短縮
と共に測定コストの低減を図ることができる。したがっ
て、メモリセルアレイの独立化を行うことは大きな効果
が得られる。

本発明の目的は、前記欠点が解決され、メモリセルアレ
イ相互間で影響しあうことがないようにした半導体記憶
装置を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、複数のメモリセルアレイで構成される
半導体記憶装置において、半導体基板が前記メモリセル
アレイ毎に分離されていることを特徴とする。

口実流側〕 次に本発明を図面を参照して説明する。

第１図（ａ）は本発明の第１の実施例の半導体記憶装置
を示すブロック図、第１図（ｂ）は第１図（ａ）の基板
を示す断面図である。第１図（ａ）、　（ｂ）において
、本実施例のＰ型サブ基板２は、ワード駆動信号発生回
路１００と、メモリセルアレイ１４０と、ロウ（Ｒｏｗ
）デコーダ１２０と、コラムデコーダ及びビット線感知
増幅器１３０とを有する。他のＰ型すフ基板３．４．５
も、同様な構成となっている。これら基板２，３．４．
５は、すべて同一のｎ型半導体基板１上に設けられる。

メモリセルアレイ１４０〜１４３は、ｎ型基板上にエピ
タキシャル成長して作られたＰ型すフ基板２〜５により
互いに分離されている。回路１００て発生されるワード
駆動信号は、メモリセルアレイ１４０に属するロウテコ
ーダ１２０に入力される。他のコ路１０１〜１０３も、
同様である。

ワード駆動信号は各メモリセルアレイ１４０〜１４３毎
に独立して駆動され、さらにはサブ基板２〜５も分離さ
れているので、メモリセルアレイ相互間の影響はなくな
り、このためのテストは不必要となり、テスト時間の短
縮が可能である。またテストモードによるメモリセルの
並列テストでも、高精度のテストを行うことができ、テ
スト時間の短縮につながる、さらには、メモリセルアレ
イ相互間の影響がなくなるため、高速で動作マージンの
広い半導体記憶装置となる。本実施例は、ワード駆動信
号の発生をメモリセルアレイ毎に分離して駆動させる手
段を有することを特徴とする。

第２図（ａ）は本発明の第２の実施例の半導体記憶装置
を示すブロック図、第２図（ｂ）は第２図（ａ）の基板
を示す断面図である。第２図（ａ）、　（ｂ）において
、 各Ｐ型サブ基板２〜５は、それぞれビット線感知増幅駆
動信号発生回路２１０〜２１３を備えている。メモリセ
ルアレイ２４０〜２４３毎に、Ｐ型サブ基板２〜５が分
離している。例えば、回路２１０て発生されたヒツト線
感知増幅駆動信号は、メモリセルアレイ２４０に属する
ビット線感知増幅器２３０に入力される。その他の回路
２１１〜２１３も同様である。ヒツト線感知増幅駆動信
号は、各メモリセルアレイ毎に独立して駆動され、サラ
にはサラ基板も分離されているので、メモリセルアレイ
相互間の影器はなくなり、高速て、動作マージンの広い
半導体記憶装置が実現でき、さらにそのテスト時間の短
縮か可能となる。

本実施例も、各メモリセルアレイ毎にサラ基板を分離し
、これらメモリセルアレイ毎に異なったワード駆動信号
を発生させる。本実施例は、ヒツト線感知増幅回路駆動
をワード駆動信号により制御する手段を有することを特
徴とする。

第３図（ａ）は本発明の第３の実施例の半導体記憶装置
を示すフロ、り図である。第３図（ｂ）は第３図（ａ）
の基板を示す断面図である。第３図（ａ）（ｂ）におい
て、本実施例のＰ型すフ基板２は、ワード駆動信号発生
回路３００と、ビット線感知駆動信号発゛生回路３１０
と、コラムチコータ及びビット線感知増幅器３３０と、
メモリセルアレイ３４０と、ロウテコーダ３２０とを有
す。他のＰ型すフ基板３，４．５も、同様の構成である
。Ｐ型サブ基板２〜５は、各メモリセルアレイ３４０〜
３４３毎に分離されており、ワード駆動作置がメモリセ
ルアレイ３４０〜３４３毎に独立してワード駆動信号発
生回路３００で発生され、その独立したワード駆動信号
に対して遅延回路を介してヒツト線感知増幅駆動信号を
発生される。この第３の実施例では、メモリセルアレイ
毎にワード駆動信号からヒツト線感知増幅までの時間設
定ができるので、感度の良い、動作マージンの広い、さ
らにテスト時間の短縮が可能な半導体記憶装置を実現で
きる。本実施例は、ビン）線感知増幅回路駆動信号の発
生を、メモリセルアレイ毎に分離に分離して駆動させる
手段を有することを特徴とする。

〔発明の効果：・ 以上説明したように、本発明は、メモリセルアレイ毎の
サラ基板の分離、特にワード駆動、ヒ。

ト線感知増幅をすることにより、メモリセルアレイ相互
間の影響かなくなり、テストモートてのメモリセルの有
効な並列テスト、さらには高速で動作マージンの広いメ
モリを提供することかできる効果がある。

区間の筒型な説明 第１図（ａ）は本発明の第１の実施例の半導体記憶装置
のフロック図、第１図（ｂ）は第１図（ａ）の基板を示
す断面図、第２図（ａ）は本発明の第２の実施例のフロ
、り図、第２図（ｂ）は第２図（ａ）の、ＷＩＪｊ、を
示す断面図、第３図（ａ）は本発明の第３の実施例のフ
ロー、り図、第３図（ｂ）は第３図（ａ）の基板を示す
断面図、第４図（ａ）は従来のＤ　ＲＡ　Ｍのフロ、・
り図、第４図（ｂ）は第４図（ａ）の基板を示す断面図
である。

１００〜１０３　３００〜３０３　４００・・７一ト駆
励信号発生回路、１２０〜１２３，２２０〜２２３，３
２０〜３２３，４００〜４２３・・・・・コ円−コー々
、１３０〜１３３．２３０〜２３３３３０〜３３３，４
３０〜４３３・・・・・・コラムチコータ及びビット線
感知増幅器、１４０〜１４３゜２４０〜２４３，３４０
〜３４３，４４０〜４４３・・・メモリセルアレイ、２
１０〜２１３゜３１０〜３１３　・・・・ヒント線感知
増幅駆動信号発生回路。

Claims (1)

【特許請求の範囲】
1. 複数のメモリセルアレイで構成される半導体記憶装置に
   おいて、半導体基板が前記メモリセルアレイ毎に分離さ
   れていることを特徴とする半導体記憶装置。