JPH0321934B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、主記憶及びキヤツシユ（バツフア記
憶）を含む階層記憶機構を備えたデータ処理シス
テムに係る。

〔背景技術〕

一般に高性能データ処理システムは階層記憶機
構を備えているのが普通である。階層記憶機構の
代表的なレベル数は２であり、低速大容量の主記
憶及び高速小容量のキヤツシユから成つている。
その構成上、主記憶にあるすべてのデータをキヤ
ツシユに保持しておくことはできない。キヤツシ
ユは、例えばLRUアリゴリズムに従つて動的に
管理される。要求したデータがキヤツシユになけ
れば（これをキヤツシユ・ミスという）、主記憶
がアクセスされる。命令の実行は、キヤツシユ・
ミスが解消されるまで遅らされる。多くのデータ
処理システムにおいては、キヤツシユ・ミスによ
る遅れは、数個の命令の実行時間と同程度になり
得る。

上述の問題を解決するため、最近のデータ処理
システムはキヤツシユを含む階層記憶機構にプリ
フエツチ方式を採用している。その基本的な考え
方は、或るデータ（例えばダブルワード）が要求
された場合、そのデータの記憶位置に近い別の記
憶位置にあるデータが引き続いて要求される可能
性が高いというものである。従つてキヤツシユ・
ミスが生じると、要求されたデータ及びそれに隣
接している複数のデータから成るデータ・ブロツ
クが主記憶から取出されてキヤツシユに転送され
る。

ところが、例えば連係リスト構造の形で保持さ
れているデータのように、互いに密接な関係を有
していても、それらの記憶位置がばらばらになつ
ていると、従来のシステムではそれらをプリフエ
ツチすることはできない。更に、従来のシステム
におけるプリフエツチ動作は、通常の命令実行の
段階でキヤツシユ・ミスが生じたときに開始され
るのが普通であるから、このような命令実行或い
はプログラム実行自体も制御するデータ（制御ブ
ロツクと呼ばれる特別の記憶域にある）をプリフ
エツチすることはできない。

〔発明の目的〕

本発明の目的は、連係リスト構造の形で保持さ
れている制御ブロツクのデータをキヤツシユへプ
リフエツチできる階層記憶機構を備えたデータ処
理システムを提供することにある。

〔発明の概要〕

本発明に従うデータ処理システムは、主記憶及
びキヤツシユを含む階層記憶機構と、命令を解読
して実行する処理機構と、主記憶に連係リスト構
造の形で記憶されている１以上の制御ブロツクの
データをキヤツシユへプリフエツチするためのプ
リフエツチ機構とを備えている。処理機構は、命
令を解読する命令ユニツト及び解読された命令を
実行する実行ユニツトに分けられる。プリフエツ
チ機構は、制御ブロツク・アドレス・ロード（以
下、「LCBA」と略称）と呼ばれる命令が命令ユ
ニツトで解読されたときに起動される。

階層記憶機構のうち、キヤツシユ及びその制御
回路（デイレクトリなど）を含む部分はプロセツ
サ記憶ユニツトと呼ばれる。従来からの考え方に
よれば、命令ユニツト、実行ユニツト及びプロセ
ツサ記憶ユニツトがCPUを構成し、これに主記
憶が接続されることになる（例えば本出願人が発
行しているシステム／370モデル168のマニユアル
（資料番号SY22−6934）を参照されたい）。本発
明はこのような従来の構成に上述のプリフエツチ
機構（以下、「LCBAユニツト」という）を追加
したことを特徴としている。

制御ブロツクの連係リスト構造には、特別のア
ドレス指定方式が使用される。即ち、連係リスト
構造に含まれる各制御ブロツクは、自身のアドレ
スから所定のオフセツト値（変位）だけ離れた位
置に、リスト構造中の次の制御ブロツクのアドレ
スを保持している。LCBA命令は、連係リスト構
造の先頭にある制御ブロツクのアドレスを生成す
る。従つて、このアドレスに上述のオフセツト値
を加算すると、２番目の制御ブロツクのアドレス
を記憶している記憶位置のアドレスが得られる。
LCBAユニツトはこのアドレスを用いて２番目の
制御ブロツクのアドレスを取出し、それに同じオ
フセツト値を加算することによつて、３番目の制
御ブロツクのアドレスを記憶している記憶位置の
アドレスを生成する。以下同様にして、連係リス
ト構造中の最後の制御ブロツクに達するか、又は
新たなLCBA命令が解読されるまで、制御ブロツ
クのアドレス生成が続けられる。

連係リスト構造中の最後の制御ブロツクは、自
身の次制御ブロツク・アドレス位置に連係リスト
構造の終りを示す機構（例えばゼロ）を持つてお
り、これがLCBAユニツトで検出されると、制御
ブロツク・データのプリフエツチが完了したこと
になる。新たなLCBA命令が解読された場合には
LCBAユニツトはプロセツサ記憶ユニツトへ除去
信号を送つて、それまでに出したすべてのサービ
ス要求を取消す。

〔実施例の概要〕

以下の説明は「IBMシステム／370解説書」
（資料番号Ｎ：GA22−7000）に詳述されている
IBMシステム／370アーキテクチヤを前提にして
いる。

主記憶及びキヤツシユを含む従来の階層記憶機
構は、データが実際に必要になつたときに取出し
（フエツチ）を行う要求時取出し方式を採用して
いるが、本発明によれば、新しいプリフエツチ命
令であるLCBA命令を実行することによつて、デ
ータが実際に要求される前にプリフエツチを行う
ことができる。

キヤツシユはデータをブロツク単位で保持す
る。１つのデータ・ブロツクは例えば128バイト
（16ダブルワード）から成つている。本明細書で
は、このようなデータ・ブロツクを「ライン」と
呼ぶ。要求されたラインをできるだけ速くアクセ
スするため、キヤツシユの内容は複数のコングル
エンス・クラスに分けられており、そのうちの１
つが特定のアドレス・ビツト（例えばビツト18〜
24）によつて指定される。各コングルエンス・ク
ラスはアソシアテイブ・セツト或いは単にセツト
と呼ばれる複数のエントリを含む。ここでは、各
コングルエンス・クラスのセツト数を４とする。
指定されたコングルエンス・クラス中の４つのセ
ツトは同時に要求アドレスと比較され、それによ
り所望のラインがキヤツシユにある（キヤツシ
ユ・ヒツト）か否（キヤツシユ・ミス）かが示さ
れる。

各ユニツトからの要求はダブルワード（８バイ
ト）単位でなされ、ビツト25〜28が要求されたラ
イン中のダブルワードを指定する。

LCBAユニツト、命令ユニツト、実行ユニツト
等はデータの取出し要求又は記憶要求をプロセツ
サ記憶ユニツトへ送る。要求に係る動作を首尾よ
く終らせるためには、要求されたデータがキヤツ
シユになければならない。通常の単一プロセツ
サ・システムには、特定のユニツト（特に実行ユ
ニツト）からの要求に係る動作はそれらの要求を
受取つた順序で完了させなければならないという
アーキテクチヤ上の制約がある。本発明は、この
ような制約を受けずに、主記憶とキヤツシユの間
のデータ転送を実行し得る特別のユニツトを導入
する。本発明によれば、キヤツシユ・ミスが生じ
たプリフエツチ要求の遂行は、それよりあとで出
され且つキヤツシユ・ヒツトが生じた他の要求よ
り遅れてもよい。

要求されたデータがキヤツシユにあれば、その
要求の遂行は、他の要求が受入れられる前に完了
する。しかし要求されたデータがキヤツシユにな
ければ、プロセツサ記憶ユニツトは当該要求に係
る情報を保管し、要求されたデータを主記憶から
取出すためにそのデータのアドレスを主記憶へ送
る。アドレスを主記憶へ送つてしまうと、プロセ
ツサ記憶ユニツトは他の要求を受入れることがで
きる。主記憶は複数の要求を同時に処理できるよ
うにインターリーブされる。

なおユニツト間の通信においては、通常の初期
接続手順がとられる。

主記憶は、複数のメモリ・バンクで構成され、
そのうちの１つから要求されたデータを含むライ
ンが取出される。メモリ・バンクから取出された
ラインは一旦対応するバツフアに入れられ、然る
後、キヤツシユへのライン転送が可能になつたこ
とがプロセツサ記憶ユニツトに知らされる。主記
憶においては、同じコングルエンス・クラスに属
する複数のラインが各々異なつたメモリ・バンク
に記憶されている。

LCBA命令は、データが実際に要求される前
に、そのデータを主記憶からキヤツシユへプリフ
エツチすることを可能にする。この結果、通常の
命令実行時におけるキヤツシユ・ミスの可能性が
小さくなり、パフオーマンスが上がる。

LCBA命令は他の命令と同じ様にしてプログラ
ム中に挿入される。ただし、LCBA命令の使用
は、監視プログラム状態で実行されるプログラム
に限られる。LCBA命令を実行すると、連係リス
ト構造の形で保持されている複数の制御ブロツク
を順次にアクセスすることができる。制御ブロツ
クの代表的な連係リスト構造の論理構造を第５図
に示す。

図示の連係リスト構造は、関係にある４つの制
御ブロツクC1〜C4から成つている。各制御ブロ
ツクは、連係リスト構造中の次の制御ブロツクの
開始位置を指定するアドレスを含んでおり、従つ
て制御ブロツクC1〜C4が連係されているといつ
ても、それらの記憶位置まで互いに隣接させてお
く必要はなく、また連係順序とアドレス順序とを
一致させておく必要もない。次制御ブロツク・ア
ドレスは、制御ブロツクの開始位置から所定のオ
フセツト値D3だけ離れたところにある。このオ
フセツト値D3は図示の連係リスト構造中のすべ
ての制御ブロツクについて同じである。連係リス
ト構造の先頭にある制御ブロツクC1のアドレス
は、大域テーブルと呼ばれる特別のテーブルＧに
保持されている。

LCBA命令によつて最初にアクセスされるのは
この大域テーブルＧである。連係リスト構造の終
りにある制御ブロツクC4では、次制御ブロツ
ク・アドレスの内容がゼロになつている。大域テ
ーブルＧは、図示していない他の連係リスト構造
の開始アドレスも含んでいる。

第５図の連係リスト構造に含まれる制御ブロツ
クC1〜C4の記憶及びアドレス指定の様子を第６
図に示す。

LCBA命令のフオーマツトは次のとおりであ
る。

LCBA R1、D2（B2）B3 LCBA命令は、命令コード及び３つのオペラン
ドから成る。レジスタ・オペランドR1及びアド
レス・オペランドD2（B2）の定義は、例えばシ
ステム／370アーキテクチヤにおけるロード命令
のものと同じであり、D2（B2）によつてアドレ
ス指定されたデータ即ち先頭制御ブロツクC1の
アドレスＡ（C1）がR1によつて指定されたレジス
タへロードされる。D2は変位を表わし、（B2）
は命令中のB2フイールドで指定されたベース・
レジスタの内容を表わす。第３のオペランドD3
が前述の固定されたオフセツト値を表わす変位で
ある。従つて、LCBA命令によつて大域テーブル
Ｇから取出されたアドレスＡ（C1）にD3を加算す
ると、２番目の制御ブロツクC2のアドレスＡ
（C2）が得られる。以下も同様である（第６図参
照）。

LCBAユニツトは上述のようにして制御ブロツ
クのアドレスを生成し、そのプリフエツチをプロ
セツサ記憶ユニツトに要求する。この間、命令ユ
ニツト及び実行ユニツトは処理を続行することが
できる。

LCBAユニツトからのプリフエツチ要求によつ
てプロセツサ記憶ユニツトでキヤツシユ・ミスが
生じた場合には、要求されている制御ブロツクの
データ即ち次制御ブロツク・アドレスを含むライ
ンが主記憶からキヤツシユへ取出される。ただ
し、この制御ブロツクのデータはまだ命令ユニツ
ト又は実行ユニツトによつて実際に要求されてい
るわけではないから、LCBAユニツトからのプリ
フエツチ要求と命令ユニツト又は実行ユニツトか
らの他のサービス要求とがプロセツサ記憶ユニツ
トで競合した場合には、後者のサービス要求を優
先させるのが望ましい。

〔実施例の詳細〕

本発明に従うデータ処理システムの一例を第１
図に示す。このシステムは、例えばIBMシステ
ム／370で公知の命令(I)ユニツト１０、実行(E)ユ
ニツト２６及びプロセツサ記憶（PS）ユニツト
１２の他に、新規なLCBAユニツト２０を具備し
ている。

Ｉユニツト１０はPSユニツト１２から線１４
へ命令を取出す。取出された命令はＩユニツト１
０内で解読され、そのとき得られたオペランド・
アドレスは線１６を通つてPSユニツト１２へ送
られる。Ｉユニツト１０はオペランド・アドレス
の他に、線１８及び２２へ制御情報を出力し、線
２４へLCBA命令のオペランドD3を出力する。

Ｉユニツト１０及びＥユニツト２６の詳細につ
いては、LCBA命令及びLCBAユニツト２０に関
係する部分のみを説明することにする。

Ｉユニツト１０でLCBA命令が解読されると、
起動線２２が付勢され、それによりLCBAユニツ
ト２０に割込みがかけられる。LCBAユニツト２
０はこの割込みに応答して除去線２８を付勢し、
以前にPSユニツト１２へ出したすべての要求を
取消す。その際、以前の要求に関連するアドレス
情報を保持していたすべてのアドレス・レジスタ
がクリアされる。LCBAユニツト２０のD3レジ
スタ１１０（第２図）には、変位フイールドD3
の内容がロードされる。これは、Ｉユニツト１０
から線２４を通つてLCBAユニツト２０へ送られ
てくる。

次いでＩユニツト１０は、前述のD2（B2）を
用いて連係リスト構造中の先頭制御ブロツクC1
のアドレスＡ（C1）をPSユニツト１２から取出す
ために、オペランド・アドレス母線１６へアドレ
ス情報D2（B2）を送り出し、更にサービス要求
線１８を付勢する。PSユニツト１２から取出さ
れたアドレスＡ（C1）はアドレス・オペランドと
してLCBAユニツト２０及びＥユニツト２６へ送
られる。

Ｉユニツト１０はこの時点で解放され、LCBA
ユニツト２０及びPSユニツト１２でLCBA命令
が処理されている間、他の命令を処理できる。こ
のような並列処理は、キヤツシユ・ミスによるロ
ツクアツプを防ぐ。

PSユニツト１２からのアドレス・オペランド
（制御ブロツクの開始アドレス）はLCBAユニツ
ト２０のオペランド・レジスタ２１２及びＥユニ
ツト２６のレジスタR1へ同時にロードされる。
このオペランド情報は、PSユニツト１２からオ
ペランド母線３２及び３４を介してＥユニツト２
６及びLCBAユニツト２０へ同時に転送される。

第２図において、オペランド・レジスタ２１２
へロードされたオペランドは、ゼロ検出器２１４
でゼロか否かを調べられる。もしオペランドがゼ
ロであれば、連係リスト構造中の最後の制御ブロ
ツクがアクセスされ、従つてこれ以上制御ブロツ
クのアドレスがLCBAユニツト２０によつて生成
されるべきでないことを示す。

オペランドがゼロでなければ、レジスタ２１０
及び２１２の内容がアドレス加算器２１６で加算
され、それにより次制御ブロツク・アドレスを記
憶している記憶位置の有効アドレスが作成され
る。この有効アドレスは有効アドレス・レジスタ
２１８に書込まれる。なおレジスタ２１０及び２
１２の内容を加算するときのビツトの位置合わせ
は右詰め（最低位ビツトを合わせる）である。次
いでLCBAユニツト２０は新しいオペランドを
PSユニツト１２に要求するために、有効アドレ
スをオペランド・アドレス母線２２０へ送り出し
且つLCBAサービス要求線２２２を付勢する。
PSユニツト１２は、有効アドレスによつて指定
されたデータ（次制御ブロツク・アドレス）を取
出し、オペランド母線３４を介してLCBAユニツ
ト２０へ転送する。

Ｉユニツト１０、Ｅユニツト２６及びLCBAユ
ニツト２０からPSユニツト１２に出される種々
のサービス要求の優先順位は次のとおりである。

１位−ＥユニツトからPSユニツトへの記憶 ２位−PSユニツトからＥユニツトへの取出し ３位−PSユニツトからＩユニツトへの取出し ４位−LCBAユニツトの要求 連係リスト構造の１回目のアクセスが終つたと
き、オペランド・レジスタ２１２は２番目の制御
ブロツクC2における最初の記憶位置のアドレス
を含むが（第５図参照）、D3レジスタ２１０の内
容は元の変位値D3のままである。オペランド・
レジスタ２１２の内容はゼロではないから、前と
同じくレジスタ２１０及び２１２の内容を加算す
ることによつて新しい有効アドレスが作成され、
有効アドレス・レジスタ２１８に書込まれた後、
オペランド・アドレス母線２２０を通つてPSユ
ニツト１２へ転送される。

LCBAユニツト２０１において次制御ブロツ
ク・アドレスをプリエツチするプロセスは、オペ
ランド・レジスタ２１２の内容がゼロであること
が検出されるか（制御ブロツクの連係リスト構造
の終りを示す）、又は起動線２２がＩユニツト１
０によつて付勢される（処理中のすべてのLCBA
サービス要求が取消される）まで、続行される。

代替策として、連係リスト構造の探索により特
定のデータ項目が見つかつた場合には、制御ブロ
ツク・アドレス・ロード除去（LCBAP）と呼ば
れる第２の新しい命令へ分岐することによつて、
LCBAユニツト２０の動作を終了させることがで
きる。その場合は、LCBAユニツト２０による新
しい要求の発生がすべて中止され、PSユニツト
１２に対する保留中のLCBAサービス要求がすべ
て取消される。キヤツシユには、要求されたデー
タ項目に続いて不要なデータ項目まで取込まれる
ことがあるが、LCBA命令を用いるとそのような
ことはなくなる。

要求される前にデータをキヤツシユに持つてき
ておくと、キヤツシユ・ミスによる処理の遅れを
軽減することができるが、これを実効あらしめる
ためには、キヤツシユ・ミスが解消されるまでの
間であつても、プロセツサがキヤツシユをアクセ
スし得ることが必要である。本発明によれば、こ
れが可能になる。LCBAユニツト２０のプリフエ
ツチ要求によつてキヤツシユ・ミスが生じても、
Ｉユニツト１０又はＥユニツト２６の後続の要求
が遅れることはない。従つて、Ｉユニツト１０及
びＥユニツト２６は、プリフエツチ要求が出され
ている間であつても、動作を続けることができ
る。

次に第２図、第２１図及び第２２図を参照しな
がら、LCBAユニツト２０の動作の詳細について
説明する。

起動源２２が付勢されると、待ち状態にあつた
状況マルチプレクサ３１０が線３１４へ信号を出
力し、それによりマイクロプログラム・シーケン
サ３２０が起動する。マイクロプログラム・シー
ケンサ３２０は、制御シーケンスにおける最初の
状態を表わす制御記憶アドレスを母線３２２から
制御記憶３３０へ供給する。制御記憶３３０はそ
れに応答して１以上の制御信号を制御ワード・レ
ジスタ３５０へ読出し（338）、マイクロ・プログ
ラム・シーケンス命令をマイクロプログラム・シ
ーケンサ３２０へ供給し（332）、状況線選択信号
を状況マルチプレクサ３１０へ供給し（336）、更
に必要であれば分岐アドレスをマイクロプログラ
ム・シーケンサ３２０へ供給する（340）。

起動シーケンスにおいては、除去線２８が付勢
され、更にD3ロード線３５２が付勢されてオペ
ランドD3をD3レジスタ２１０へラツチする。
LCBAユニツト・コントローラ２３０は、オペラ
ンド・レデイ線３３４が付勢されてPSユニツト
１２からのオペランドが母線３４上にあることを
示すまで待機している。オペランド・レデイ線３
３４が付勢されると、シーケンサ３２０は制御記
憶３３０へアドレスを送つて、オペランド・ロー
ド線３５４を付勢するための制御信号を読出させ
る。オペランド・ロード線３５４が付勢される
と、母線３４上のオペランドがオペランド・レジ
スタ２１２にラツチされる。連係リスト構造中の
最後の制御ブロツクが見つかつたか否かを調べる
ため、このオペランドは次いでゼロ検出器２１４
へ供給される。もしオペランドがゼロであれば線
３１２が付勢され、それによりマイクロプログラ
ム・シーケンサ３２０は待ち状態に入つて、新し
いLCBA起動シーケンスを待つ。オペランドがゼ
ロでなければ、制御記憶320は有効アドレス・ロ
ード線３５６を付勢し、それにより有効アドレ
ス・レジスタ２１８の内容がオペランド・アドレ
スとして母線２２０上に置かれる。LCBAユニツ
ト２０は最後にLCBAサービス要求線２２２を付
勢した後、PSユニツト１２からのオペランド・
レデイを待つ。

第７図は、以上の動作を要約したフローチヤー
トである。

次に第３Ａ図、第３Ｂ図及び第８Ａ〜８Ｅ図を
参照しながら、PSユニツト１２の詳細について
説明する。これは、本発明による修正部分を除く
と、前述のIBMシステム／370モデル１６８のマ
ニユアルに記載されているものとし大体同じであ
る。

PSユニツト１２は、Ｉユニツト１０、Ｅユニ
ツト２６及びLCBAユニツト２０からのサービス
要求並びにLCBAユニツト２０からの除去信号を
受取るPSユニツト・コントローラ５０２の制御
のものに動作する。PSユニツト・コントローラ
５０２はマイクロプログラム制御のコントローラ
で、その動作の詳細は第８Ａ〜８Ｅ図のフローチ
ヤートに示してある。以下、このフローチヤート
に沿つて説明する。

いずれかのユニツトからコントローラ５０２に
サービス要求が送られてくると、まずPSユニツ
ト１２に対する保留中のサービス要求の有無が調
べられる。もしあれば、内部のビジイ・フラグか
らPSユニツト１２がビジイか否か、即ち別の要
求を処理するために使用できるレジスタがPSユ
ニツト１２にあるか否かが調べられる。次いで、
サービス要求の源及び性質を調べるためにサービ
ス要求ベクトルが読取られる。本実施例では６ビ
ツトのサービス要求ベクトルPMSFILが使用さ
れるものとする。このサービス要求ベクトルは、
ビツト０（右端のビツトＬとする）がセツトされ
ていると、PSユニツト１２のアクセスに関する
優先順位が最下位であるLCBAユニツト２０から
のサービス要求を表わし、ビツト１(I)がセツトさ
れていると、次に高い優先順位を持つたＩユニツ
ト１０からのサービス要求を表わし、ビツト２(F)
がセツトされていると、Ｅユニツト２６からの取
出し要求を表わし、ビツト３(S)がセツトされて
いるとＥユニツト２６からの記憶要求を表わし、
ビツト４(M)がセツトされていると、主記憶から
のサービス要求を表わし、ビツト５(P)がセツト
されていると、LCBAユニツト２０からの除去要
求を表わす。

PSユニツト・コントローラ５０２は、上述の
如きサービス要求ベクトルを解読して、ビツト４
＝(M)及び５(P)が０であれば要求アドレス選択マ
ルチプレクサ（SRA）５０４へ向かう線５０６
に優先選択信号を発生する。SRA５０４はこれ
に応答して１つのアドレス信号を選択する。PS
ユニツト１２では、32ビツトのアドレスのうちの
21ビツト（ビツト８〜28）が使用される。説明の
都合上、これらのビツトの番号を８〜28の代りに
１〜21で表わすことにする。21ビツト・アドレス
の上位17ビツト（ビツト１〜17）がラインを指定
し、残り４ヘツド（ビツト18〜21）がその中の特
定のダブルワードを指定する。

SRA５０４によつて選択された21ビツトのア
ドレス信号は母線５１０を通つて要求アドレス・
ラツチ５０８へ送られ、そのうち上位17ビツトは
母線５１４を通つてデイレクトリ５１２にも送ら
れる。デイレクトリイ５１２は、要求されたデー
タがキヤツシユ５２６にあるか（ヒツト）否か
（ミス）を調べるために、要求アドレスの上位17
ビツトとキヤツシユ５２６に書込まれているライ
ン（セツト）のアドレスとを比較する。

要求されたデータがキヤツシユ５２６にあつた
ためにヒツト線５１６が付勢されると、セツト出
力選択回路５１８の出力側、並びにセツト選択回
路５２０及びコングルエンス・クラス選択回路５
２２の入力側がすべてゼロに設定される。その結
果、キヤツシユ５２６にある４個１組のセツト中
の特定の１つを識別する２ビツトのセツト・コー
ドがデイレクトリ５１２から線５２４、選択回路
５１８及び線５２８を通つて、キヤツシユ５２６
のセツト選択回路５２０へ供給され、これと同時
に、コングルエンス・クラスを識別するアドレ
ス・ビツト11〜17が要求アドレス・ラツチ５０８
から線５３０を通つてコングルエンス・クラス選
択回路５２２へ供給される。

上述の４個１組のセツトがコングルエンス・ク
ラスと呼ばれるものである。コングルエンス・ク
ラスを識別するアドレス・ビツトの数は７である
から、キヤツシユ５２６は全部で128個のコング
ルエンス・クラス（512個のセツト）を保持し得
る。各セツトは１ライン分のデータ即ち16個のダ
ブルワードを含む。選択回路５２０及び５２２に
よつて特定のコングルエンス・クラス中の特定の
セツトが選択されると、それに対応するライン・
データがキヤツシユ５２６から線５３４を通つて
ダブルワード選択回路５３２へ読出される。ヒツ
トの場合は、要求アドレス・ラツチ５０８にある
アドレス・ビツト18〜21が線５３６を通つてダブ
ルワード選択回路５３２へ供給され、それにより
16ダブルワードのうちの１つが選択されて、線５
３８を通つて経路選択回路５４０へ供給される。
このときPSユニツト・コントローラ５０２は、
処理中のサービス要求に応じてオペランドの経路
を指定するフラグ（第８Ｂ図に「SFIL」で示し
てある）を線５４２から経路選択回路５４０へ供
給する。経路選択回路５４０は線５４２上のフラ
グによつて指定された母線１４，３２又は３４へ
ダブルワードのオペランドを送り出す。

処理中のサービス要求がＥユニツト２６からの
取出し要求であれば、オペランドは母線３２を通
つてＥユニツト２６へ転送される。Ｉユニツト１
０からの要求の場合は、オペランドは、Ｉユニツ
ト１０で解読された命令に従つて、母線１４を通
つてＩユニツト１０へ転送されるか、母線３２を
通つてＥユニツト２６へ転送されるか、又は母線
３４を通つてLCBAユニツト２０へ転送される。
LCBAユニツト２０への転送は、LCBAユニツト
２０からの要求によつても行われる。

処理中のサービス要求がＥユニツト２６からの
記憶要求であれば、上述の転送方向とは反対に、
Ｅユニツト２６からのオペランドが母線２７２を
通つて経路選択回路５４０へ供給され、かくてキ
ヤツシユ５２６の特定の記憶位置に書込まれる。
セツト、コングルエンス・クラス及びダブルワー
ドの選択は前と同じである。

オペランドの経路特定フラグを転送する線５４
２は実際は４本の線から成り、従つて４ビツトの
経路指定フラグを転送する。本実施例では、経路
指定フラグの最上位ビツト(S)が１に設定されて
いるとＥユニツト２６からの記憶（母線２７２）
が選択され、２番目のビツト(F)が１に設定されて
いるとＥユニツト２６への取出し（母線３２）が
選択され、３番目のビツト(I)が１に設定されてい
るとＩユニツト１０への取出し（母線１４）が選
択され、４番目のビツト(L)が１に設定されている
とLCBAユニツト２０への取出し（母線３４）が
選択される。各ユニツトは対応するオペランド・
レデイ信号が発生されると、PSユニツト１２か
らのオペランドを受取る。

以上のように、いずれかのユニツトによつて要
求されたデータがキヤツシユにあつた場合の処理
は比較的簡単でわかり易いが、デイレクトリ５１
２がミス線５４４を付勢した場合にはこれ程簡単
にはいかない。

まず要求アドレス・ラツチ５０８の内容、置換
えられるべきセツトを表わすデイレクトリ５１２
からの２ビツトのセツト・コード及びPSユニツ
ト・コントローラ５０２からの４ビツトの経路指
定フラグが各々線５４８，５５０及び５５２（又
は５５４）を通つて要求情報レジスタ（RDR）
入力選択回路５４６へ供給される。RDR入力選
択回路５４６は、PSユニツト・コントローラ５
０２から線５５６へ出されたRDR入力選択信号
により活動化され、要求情報をRDRアレイ５５
８へゲートする。

RDRアレイ５５８は、４ビツトの経路指定フ
ラグ、２ビツトのセツト・コード及び21ビツトの
アドレスから或る要求情報を各々保持し得る複数
（Ｎ個）のRDRを含む。PSユニツト・コントロ
ーラ５０２は各RDRが使用可能か否かを示すＮ
個のビジイ・フラグを保持しており、書込みに際
しては、ビジイ・フラグが０である使用可能な
RDRを１つ選択して、それに対応するRDR入力
選択信号を線５５６へ出し、かくして選択回路５
４６にある要求情報が選択されたRDRに書込ま
れる。読出しの場合は、特定のRDRを選択する
RDR出力選択信号が線５６８に出される。

キヤツシユ・ミスが生じると、RDRアレイ５
５８に保持されている保留中の要求情報のアドレ
スが、要求アドレス・ラツチ５０８からアドレス
選択回路５６２へ出力された21ビツトのアドレス
と比較回路５６０で比較される。これは、現要求
に係るダブルワード（及びライン）が以前にも要
求されてキヤツシユ・ミスを生じていたか否かを
調べるためである。比較回路５６０は全21ビツト
の比較結果をダブルワード一致レジスタ５６７へ
送り、上位17ビツト（ライン・アドレス）の比較
結果をライン一致レジスタ５６５へ送る。レジス
タ５６５及び５６７のＮ個のビツト位置はRDR
アレイ５５８に含まれるＮ個のRDRに各々対応
している。

ライン一致レジスタ５６５の少なくとも１つの
ビツト位置がライン・アドレスの一致を表わす１
に設定されると、線５６４が付勢される。これ
は、要求されているダブルワードを含むラインを
取出すためのライン取出し要求が既にPSユニツ
ト１２から主記憶６００（第４図）へ送られてい
ることを意味する。従つて線５６４が付勢される
と、PSユニツト・コントローラ５０２はライン
取出し要求の送出を禁止する。これに対して線５
６４が付勢されなかつた場合には、PSユニツ
ト・コントローラ５０２は要求アドレス・ラツチ
５０８にある現要求アドレスの上位17ビツトを選
択回路５８２へ出力させ、ライン取出し要求アド
レスとして母線５８４から主記憶６００へ送る。

ダブルワード一致レジスタ５６７の出力は、
RDRアレイ５５８の更新に使用される。以下の
説明から明らかになるように、比較回路５６０で
のアドレス比較の結果、ライン一致レジスタ５６
５においては同時に２以上のビツトが１に設定さ
れることがあるが、ダブルワード一致レジスタ５
６７においては１つだけである。もしいずれかの
RDRにある21ビツトのアドレスが要求アドレ
ス・ラツチ５０８にある21ビツトの現要求アドレ
スと一致すると、ダブルワード一致レジスタ５６
７の対応するビツトが１に設定され、それにより
線５６６が付勢される。勿論、このとき線５６４
も付勢される。

PSユニツト・コントローラ５０２は、線５６
６の付勢に応答して、ダブルワード一致レジスタ
５６７の内容から、どのRDRにあるアドレスが
一致したかを調べ、一致したRDRを選択する
RDR入力選択信号及びRDR出力選択信号を各々
線５５６及び５６８に出力する。

まず選択されたRDRに保持されていた４ビツ
トの経路指定フラグがRDR出力選択回路５７０
及び線５７２を通つて、経路指定OR回路５７４
の一方の入力へ供給される。OR回路５７４の他
方の入力には、現要求のための４ビツトの経路指
定フラグがPSユニツト・コントローラ５０２か
ら線５７６を通つて供給される。OR回路５７４
の出力は線５５４を通つてRDR入力選択回路５
４６へ送られ、このとき線５５６上のRDR入力
選択信号によつて選択されているRDRに書戻さ
れる。従つて、このRDRに保持されている要求
情報に係るキヤツシユ・ミスが解消したときに
は、要求されているダブルワードを複数のユニツ
トへ同時に転送することができる。経路指定フラ
グの更新が終ると、PSユニツト１２は他のサー
ビス要求を受入れられるようになる。

アドレス比較の結果５６６が付勢されず、現要
求に係るダブルワードが以前に要求されていなか
つたことを示すと、PSユニツト・コントローラ
５０２は要求情報を保管するために、Ｎ個のビジ
イ・フラグを調べることによつて使用可能な
RDRも探す。使用可能なRDRが見つかると、PS
ユニツト・コントローラ５０２はそのビジイ・フ
ラグを１にすると共に、対応するRDR入力選択
信号を線５５６に出力する。この結果、線５５２
上の経路指定フラグ、線５５０上のセツト・コー
ド及び線５４８上の要求アドレスから成る新しい
要求情報がRDR入力選択回路５４６から選択さ
れたRDRに書込まれる。

ライン・アドレスの一致を表わす線５６４が付
勢されていた場合にはPSユニツト１２は、新し
い要求情報の書込みが終ると、別のサービス要求
を受入れることができる。これに対して、線５６
４が付勢されていなかつた場合には、前述のライ
ン取出し要求を主記憶６００へ送る前に、次のよ
うにして現要求に関する処理が続けられる。

まず、置換えられるべきセツト中のデータが変
更されているか否かがデイレクトリ５１２で調べ
られる。周知のように、デイレクトリ５１２は
各々のセツトに対応するエントリ中に１ビツトの
変更フラグを持つており、Ｅユニツト２６からキ
ヤツシユ５２６への記憶動作が遂行される度に、
この記憶動作によつて変更されたデータの変更フ
ラグを１に設定する。これは、主記憶６００及び
キヤツシユ５２６において、同じアドレスを持つ
たデータの対応がとれていないことを意味する。
従つて、変更フラグが１に設定されているセツト
が置換えられるべきセツトとして選択された場合
には、ライン取出しを実行する前に、変更されて
いるデータをキヤツシユ５２６から主記憶６００
に書戻す必要がある。このような書戻しは吐出し
と呼ばれる。

デイレクトリ５１２は、例えばLRUアルゴリ
ズムに従つて選択したセツトの変更フラグが１に
設定されていると吐出し要求線５７８を付勢し、
更にそのときのアドレス・ビツト１〜17を吐出し
要求アドレスとして母線５８０へ出力する。この
アドレスは選択回路５８２から母線５８４を通つ
て主記憶６００に送られる。

吐出し要求線５７８が付勢されると、PSユニ
ツト・コントローラ５０２はそのとき選択されて
いるRDRを示すインデツクス値(I)をRDR出力選
択信号として線５６８へ出力し、更に選択回路５
２０及び５２２の入力側を１に設定する。この結
果、選択されたRDR中のセツト・コードがセツ
ト選択回路５２０へゲートされ、コングルエン
ス・クラスを指定するアドレス・ビツト11〜17が
コングルエンス・クラス選択回路５２２へゲート
される。キヤツシユ５２６から読出されたデータ
（ライン）は、データ母線５８６を通つて主記憶
６００のデータ・インターリーブ回路６０２（第
４図）へ供給される。主記憶アドレス母線５８４
上の17ビツトのライン・アドレスはアドレス・イ
ンターリーブ回路６０４から適切なアドレス・ラ
ツチ６０６へ供給される。かくして特定のメモ
リ・バンク６１４において、キヤツシユ５２６か
ら吐出されてきたライン・データの記憶動作が遂
行される。これが終ると、PSユニツト・コント
ローラ５０２は前述のように、要求アドレス・ラ
ツチ５０８にある現要求アドレスの上位17ビツト
をライン取出し要求アドレスとして主記憶６００
へ送る。なお図には示していないが、PSユニツ
ト・コントローラ５０２は主記憶６００の記憶動
作又は取出し動作を指定する信号も発生する。

PSユニツト１２は、ライン取出し要求を主記
憶６００へ送つてしまうと、別のサービス要求を
受入れることができる。

第４図に示した主記憶６００においては、選択
されたメモリ・バンク６１４から対応するデー
タ・バツフア６１６へのライン取出しが完了する
と、このメモリ・バンク６１４は線６１２へアク
セス完了信号を発生する。対応するアドレス・ラ
ツチ６０６に保持されていたライン・アドレスは
完了アドレス・インターリーブ回路６１８から母
線６２０へ出力される。各メモリ・バンク６１４
からのアクセス完了信号はすべてOR回路６１０
に供給され、そこから線６０８を通つてPSユニ
ツト・コントローラ５０２へ送られる。線６０８
上の信号は、主記憶６００からキヤツシユ５２６
へのライン転送要求を表わし、第８Ａ図に示した
サービス要求ベクトルPMSFILのビツト５(M)に
対応している。

PSユニツト・コントローラ５０２は主記憶６
００からの要求を受入れると、まずアドレス選択
回路５６２の入力側を１に設定することにより、
母線６２０上の17ビツトのライン・アドレスをア
ドレス選択回路５６２のビツト位置１〜17へロー
ドし且つビツト位置18〜21をすべて０に設定す
る。比較回路５６０はアドレス選択回路５６２か
らのアドレスをRDRアレイ５５８にある保留要
求アドレスと比較し、その結果をライン一致レジ
スタ５６５へ送る。PSユニツト・コントローラ
５０２はライン一致レジスタ５６５の内容から、
どのRDRでライン・アドレスの一致が生じたか
を調べ、更にライン記憶フラグ（最初は０に初期
設定される）の状態から、キヤツシユ５２６への
ライン記憶動作が終つているか否かを調べる。

主記憶６００からの要求を受入れた時点では、
またキヤツシユ５２６へのライン記憶動作は終つ
ていないから、PSユニツト・コントローラ５０
２は、ライン・アドレスが一致した最初のRDR
を示すインデツクス値(I)をRDR出力選択信号と
して線５６８へ出力し、このRDRに保持されて
いるセツト・コード及びアドレス・ビツト11〜17
を各々セツト選択回路５２０及びコングルエン
ス・クラス選択回路５２２へ供給することによつ
て、主記憶６００から母線５８８へ取出されてき
たラインをキヤツシユ５２６の選択された記憶位
置に記憶し、更にダブルワード選択回路５３２に
供給する。次いで、このライン中の要求されてい
るダブルワード（１つとは限らない）がダブルワ
ード選択回路５３２から経路選択回路５４０を通
つて１以上のユニツトへ順次に転送される。この
ダブルワード転送は次のように行われる。

まず、ライン・アドレスが一致した最初の
RDRに保持されているダブルワード選択用のア
ドレス・ビツト18〜21がRDR出力選択回路５７
０からダブルワード選択回路５３２へ供給され、
それにより１つのダブルワードが選択されて母線
５３８へ出力される。同時に同じRDRに保持さ
れている４ビツトの経路指定フラグがRDR出力
選択回路５７０から経路指定選択回路５４０へ供
給されて、母線１４，３２又は３４を選択し、特
定のユニツトへのダブルワード転送を行わせる。
これが終ると、PSユニツト・コントローラ５０
２は、ライン・アドレスが一致した次のRDRの
内容をRDR出力選択回路５７０へ読出すことに
よつて、同様なダブルワード転送を実行する。こ
のときはライン記憶フラグが既に１に設定されて
いるから、キヤツシユ５２６へのライン記憶動作
は不要である。最後のRDRについての処理が終
ると、PSユニツト１２は別のサービス要求を受
入れることができる。なお、ライン・アドレスが
一致したRDRに保持されていた経路指定フラグ
がＥユニツト２６からキヤツシユ５２６への記憶
動作を示していた場合には、母線２７２上のダブ
ルワードが経路指定選択回路５４０を通つてダブ
ル選択回路５３２の選択されたダブルワード位置
へ転送され、次いで適当なときにキヤツシユ５２
６に記憶される。

PSユニツト・コントローラ５０２は、ダブル
ワード転送を実行する度に、そのときのRDR(I)
に対応するビジイ・フラグ(I)を０にリセツトす
る。

もしLCBA命令が解読されて除去線２８が付勢
されると、PSユニツト・コントローラ５０２は
以前にLCBAユニツト２０から出されて保留中に
なつているすべてのサービス要求を取消すため、
RDRアレイ５５８においてLCBAユニツト２０
への経路指定を示すビツト（経路指令フラグの右
端のビツト）をすべて０にリセツトする。これ
は、線５９８上の取消し信号によつてＮビツトの
LCBA経路指定ビツト・レジスタ５９６の内容を
すべて０にすることにより遂行される。除去線２
８の付勢は、LCBAユニツト以外のユニツトから
のサービス要求には影響を及ぼさない。

【図面の簡単な説明】

第１図は本発明に従うデータ処理システムの概
要を示すブロツク図、第２図はLCBAユニツト２
０の構成を示すブロツク図、第２．１図はLCBA
ユニツト・コントローラ２３０の構成を示すブロ
ツク図、第２．２図はLCBAユニツト・コントロ
ーラ２３０の動作を示すフローチヤート、第３Ａ
図及び第３Ｂ図はPSユニツト１２の構成を示す
ブロツク図、第４図は主記憶６００の構成を示す
ブロツク図、第５図は複数の制御ブロツクを含む
連係リスト構造を示すブロツク図、第６図は各制
御ブロツクの実際の記憶位置及びアドレスの一例
を示すブロツク図、第７Ａ図及び第７Ｂ図はシス
テム全体の動作の概要を示すフローチヤート、第
８Ａ図乃至第８Ｂ図はPSユニツト１２の動作を
示すフローチヤート。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶及びキヤツシユを含む階層記憶機構
   と、命令を解読して実行する処理機構と、該処理
   機構により起動され、連係リスト構造の形で前記
   主記憶に記憶されている１以上の制御ブロツクの
   データをプリフエツチするプリフエツチ機構とを
   具備し、 前記制御ブロツクの各々は自身の先頭アドレス
   位置から所定のオフセツト値だけ離れたアドレス
   位置に前記連係リスト構造における次の制御ブロ
   ツクを示すアドレスを保持し、 前記プリフエツチ機構は、前記処理機構により
   起動されると、現行の制御ブロツクの先頭アドレ
   ス及び前記オフセツト値に基き次制御ブロツク・
   アドレスを生成して前記階層記憶機構へ送ること
   により前記連係リスト構造における各制御ブロツ
   クのデータを順次に上記キヤツシユにプリフエツ
   チする、 ことを特徴とする階層記憶機構を備えたデータ処
   理システム。