JP2002123389A - データ処理装置 - Google Patents
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- JP2002123389A JP2002123389A JP2000314607A JP2000314607A JP2002123389A JP 2002123389 A JP2002123389 A JP 2002123389A JP 2000314607 A JP2000314607 A JP 2000314607A JP 2000314607 A JP2000314607 A JP 2000314607A JP 2002123389 A JP2002123389 A JP 2002123389A
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Abstract
(57)【要約】
【課題】 パイプラインの各処理工程の処理時間の平均
化を図る。 【解決手段】 命令をフェッチする命令フェッチ機構
と、命令をデコードする命令デコーダと、データを記憶
する複数の汎用レジスタ（ＧＰＲ）１０１３と、算術論
理演算等を行う演算回路を備えた命令実行機構を備え、
プログラムに記述された命令を該命令デコーダが順次デ
コードし、該命令デコーダの出力に従い該命令実行機構
では命令を実行し、汎用レジスタやメモリから該命令実
行部にデータを読み出し、該命令実行結果を汎用レジス
タやメモリに格納するパイプライン制御機構を備えるデ
ータ処理装置において、各命令処理機構間にレジスタを
備え、該汎用レジスタ（ＧＰＲ）１０１３の各レジスタ
値がゼロであることを示すフラグ情報部（ＧＩＢ）１を
備え、該フラグ情報（ＧＩＢ）１を汎用レジスタ（ＧＰ
Ｒ）１０１３を読み出すと同時に読み出し、命令の処理
過程で使用する。
化を図る。 【解決手段】 命令をフェッチする命令フェッチ機構
と、命令をデコードする命令デコーダと、データを記憶
する複数の汎用レジスタ（ＧＰＲ）１０１３と、算術論
理演算等を行う演算回路を備えた命令実行機構を備え、
プログラムに記述された命令を該命令デコーダが順次デ
コードし、該命令デコーダの出力に従い該命令実行機構
では命令を実行し、汎用レジスタやメモリから該命令実
行部にデータを読み出し、該命令実行結果を汎用レジス
タやメモリに格納するパイプライン制御機構を備えるデ
ータ処理装置において、各命令処理機構間にレジスタを
備え、該汎用レジスタ（ＧＰＲ）１０１３の各レジスタ
値がゼロであることを示すフラグ情報部（ＧＩＢ）１を
備え、該フラグ情報（ＧＩＢ）１を汎用レジスタ（ＧＰ
Ｒ）１０１３を読み出すと同時に読み出し、命令の処理
過程で使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数命令を並列に
処理するパイプライン制御方式で制御される処理におい
て、命令が実行時に汎用レジスタに書き込み保護をかけ
ることによりプログラム実行の性能向上を実現するデー
タ処理装置に関するものである。
処理するパイプライン制御方式で制御される処理におい
て、命令が実行時に汎用レジスタに書き込み保護をかけ
ることによりプログラム実行の性能向上を実現するデー
タ処理装置に関するものである。
【０００２】
【従来の技術】近年マイクロプロセッサは、動作周波数
の向上を図るためにパイプライン処理により命令実行が
行われている。パイプライン処理とは複数の命令をオー
バラップさせて同時実行する技術である。１個の命令の
処理過程を複数の小さな処理過程（パイプライン・ステ
ージ）に分割する。各ステージが順に接続されて１本の
パイプラインを形成し、命令がパイプの一端から入って
複数のステージを進み最後にパイプのもう一方の端から
出て行く。このパイプラインの単位時間当りの処理性能
は、最も遅いステージの処理時間により決まる。そのた
め通常は各ステージの処理時間が均一になるように設計
されている。Ｎステージからなるパイプライン処理で
は、パイプライン処理されない場合に比較して、理想的
にはＮ倍の処理性能を達成することが可能である。
の向上を図るためにパイプライン処理により命令実行が
行われている。パイプライン処理とは複数の命令をオー
バラップさせて同時実行する技術である。１個の命令の
処理過程を複数の小さな処理過程（パイプライン・ステ
ージ）に分割する。各ステージが順に接続されて１本の
パイプラインを形成し、命令がパイプの一端から入って
複数のステージを進み最後にパイプのもう一方の端から
出て行く。このパイプラインの単位時間当りの処理性能
は、最も遅いステージの処理時間により決まる。そのた
め通常は各ステージの処理時間が均一になるように設計
されている。Ｎステージからなるパイプライン処理で
は、パイプライン処理されない場合に比較して、理想的
にはＮ倍の処理性能を達成することが可能である。
【０００３】図３に、従来のマイクロプロセッサのブロ
ック図を示す。このマイクロプロセッサでは、４段のス
テージより構成されるパイプライン処理が実行される。
それらは命令フェッチを行うＩＦステージと、命令デコ
ード及びアドレス計算を行うＤ／Ａステージと、命令実
行及びメモリアクセスを行うＥ／Ｍステージと、実行結
果を汎用レジスタに書き戻すＷステージである。
ック図を示す。このマイクロプロセッサでは、４段のス
テージより構成されるパイプライン処理が実行される。
それらは命令フェッチを行うＩＦステージと、命令デコ
ード及びアドレス計算を行うＤ／Ａステージと、命令実
行及びメモリアクセスを行うＥ／Ｍステージと、実行結
果を汎用レジスタに書き戻すＷステージである。
【０００４】次に、従来のマイクロプロセッサの基本的
なパイプライン処理について説明する。ＩＦステージで
は、命令アドレスレジスタＩＡ（１０００）の値により
命令メモリＩ−ＭＥＭ（１０１０）がアクセスされる。
命令メモリから読み出された命令コードは、ＩＦ及びＤ
／Ａステージ間のフリップフロップ（１００１）に転送
される。また、ＩＡ（１０００）の値は、次命令アクセ
スを行うために、インクリメンタ（１０１１）により＋
４されてマルチプレクサを介して命令アドレスレジスタ
ＩＡ（１０００）に書き戻される。また、命令デコード
部（ＤＥＣ）（１０１２）では、各種レジスタや演算器
等の制御を行うための制御信号を生成する。
なパイプライン処理について説明する。ＩＦステージで
は、命令アドレスレジスタＩＡ（１０００）の値により
命令メモリＩ−ＭＥＭ（１０１０）がアクセスされる。
命令メモリから読み出された命令コードは、ＩＦ及びＤ
／Ａステージ間のフリップフロップ（１００１）に転送
される。また、ＩＡ（１０００）の値は、次命令アクセ
スを行うために、インクリメンタ（１０１１）により＋
４されてマルチプレクサを介して命令アドレスレジスタ
ＩＡ（１０００）に書き戻される。また、命令デコード
部（ＤＥＣ）（１０１２）では、各種レジスタや演算器
等の制御を行うための制御信号を生成する。
【０００５】Ｄ／Ａステージでは主に、命令のデコード
と、分岐処理やデータメモリアクセスのためのアドレス
計算が行われる。命令コードに埋め込まれている即値等
も、命令デコード部（１０１２）で切り出される。ま
た、命令コード中のソースレジスタ指定子によりレジス
タファイル（ＧＰＲ）（１０１３）内のレジスタの値が
読み出される。これら即値やレジスタ値は、Ｄ／Ａステ
ージとＥ／Ｍステージとの間のフリップフロップ（１０
０３）に格納される。また、即値やレジスタ値は、アド
レス加算器（ＡＤＤ）（１０１４）にも転送される。分
岐命令が実行された時には、このアドレス加算器の値は
マルチプレクサを介して命令アドレスレジスタＩＡ（１
０００）に分岐先アドレスとして格納される。また、ロ
ード／ストア命令が実行された時には、データメモリア
クセス用のアドレスとしてフリップフロップ（１００
２）に取り込まれて次ステージに転送される。
と、分岐処理やデータメモリアクセスのためのアドレス
計算が行われる。命令コードに埋め込まれている即値等
も、命令デコード部（１０１２）で切り出される。ま
た、命令コード中のソースレジスタ指定子によりレジス
タファイル（ＧＰＲ）（１０１３）内のレジスタの値が
読み出される。これら即値やレジスタ値は、Ｄ／Ａステ
ージとＥ／Ｍステージとの間のフリップフロップ（１０
０３）に格納される。また、即値やレジスタ値は、アド
レス加算器（ＡＤＤ）（１０１４）にも転送される。分
岐命令が実行された時には、このアドレス加算器の値は
マルチプレクサを介して命令アドレスレジスタＩＡ（１
０００）に分岐先アドレスとして格納される。また、ロ
ード／ストア命令が実行された時には、データメモリア
クセス用のアドレスとしてフリップフロップ（１００
２）に取り込まれて次ステージに転送される。
【０００６】Ｅ／Ｍステージでは主に、命令実行とデー
タメモリアクセスが行われる。即値とレジスタ値は、演
算部（ＥＸＥ）（１０１６）に転送され、演算が実行さ
れる。また、フリップフロップ（１００２）に取り込ま
れたアドレスによりデータメモリＤ−ＭＥＭ（１０１
５）アクセスが実行される。ストア処理の場合は、汎用
レジスタより読み出したフリップフロップ（１００３）
の値をデータメモリ（１０１５）へ格納する。演算部
（１０１６）の演算結果やロード命令により読み出され
たデータは、フリップフロップ（１００４，１００５）
にそれぞれ格納される。そして、このフリップフロップ
（１００４，１００５）に格納されたデータは、Ｗステ
ージで、マルチプレクサを介してレジスタファイル（Ｇ
ＰＲ）（１０１３）に書き戻される。
タメモリアクセスが行われる。即値とレジスタ値は、演
算部（ＥＸＥ）（１０１６）に転送され、演算が実行さ
れる。また、フリップフロップ（１００２）に取り込ま
れたアドレスによりデータメモリＤ−ＭＥＭ（１０１
５）アクセスが実行される。ストア処理の場合は、汎用
レジスタより読み出したフリップフロップ（１００３）
の値をデータメモリ（１０１５）へ格納する。演算部
（１０１６）の演算結果やロード命令により読み出され
たデータは、フリップフロップ（１００４，１００５）
にそれぞれ格納される。そして、このフリップフロップ
（１００４，１００５）に格納されたデータは、Ｗステ
ージで、マルチプレクサを介してレジスタファイル（Ｇ
ＰＲ）（１０１３）に書き戻される。
【０００７】以下に、図３で示すプロセッサで実行され
る命令を示す。 A. MCU function instructions A-1. Load/Store instructions LDB Load one byte to a register with sign extension LDBU Load one byte to a register with zero extension LDH Load one half-word to a register with sign extension LDHH Load one half-word to a register high with sign extension LDHU Load one half-word to a register with zero extension LDW Load one word to a register LD2W Load two words to registers LD4BH Load four bytes to four half-word in two registers with sign extension LD4BHU Load four bytes to four half-word in two registers with zero extension LD2H Load two half-word to two word in two registers with sign extension STB Store one byte from a register STH Store one half-word from a register STHH Store one half-word from a register high STW Store one word from a register ST2W Store two words from registers ST4HB Store four bytes from four half-word from two registers ST2H Store two half-word from two registers MODDEC Decrement a register value by a 5-bit immediate value MODINC Increment a register value by a 5-bit immediate value
る命令を示す。 A. MCU function instructions A-1. Load/Store instructions LDB Load one byte to a register with sign extension LDBU Load one byte to a register with zero extension LDH Load one half-word to a register with sign extension LDHH Load one half-word to a register high with sign extension LDHU Load one half-word to a register with zero extension LDW Load one word to a register LD2W Load two words to registers LD4BH Load four bytes to four half-word in two registers with sign extension LD4BHU Load four bytes to four half-word in two registers with zero extension LD2H Load two half-word to two word in two registers with sign extension STB Store one byte from a register STH Store one half-word from a register STHH Store one half-word from a register high STW Store one word from a register ST2W Store two words from registers ST4HB Store four bytes from four half-word from two registers ST2H Store two half-word from two registers MODDEC Decrement a register value by a 5-bit immediate value MODINC Increment a register value by a 5-bit immediate value
【０００８】 A-2. Transfer instructions MVFSYS Move a control register to a general purpose register MVTSYS Move a general purpose register to a control register MVFACC Move a word from an accumulator MVTACC Move two general purpose registers to an accumulator
【０００９】 A-3. Compare instructions CMPcc Compare cc = EQ, NE, GT, GE, LT, LE, PS(both positive), NG(both negative) CMPUcc Compare unsigned cc = GT, GE, LT, LE
【００１０】 A-4. Maximum/Minimum instructions reserved A-5. Arithmetic operation instructions ABS Absolute ADD Add ADDC Add with carry ADDHppp Add half-word ppp = LLL, LLH, LHL, LHH, HLL, HLH, HHL, HHH ADDS Add register Rb with the sign of the third operand ADDS2H Add sign to two half-word ADD2H Add two pairs of half-words AVG Average with rounding towards positive infinity AVG2H Average two pairs of half-words rounding towards positive infinity JOINpp Join two half-words pp = LL, LH, HL, HH SUB Subtract SUBB Subtract with borrow SUBHppp Subtract half-word ppp = LLL, LLH, LHL, LHH, HLL, HLH, HHL, HHH SUB2H Subtract two pairs of half-words
【００１１】 A-6. Logical operation instructions AND logical AND OR logical OR NOT logical NOT XOR logical exclusive OR ANDFG logical AND flags ORFG logical OR flags NOTFG logical NOT a flag XORFG logical exclusive OR flags
【００１２】 A-7. Shift operation instructions SRA Shift right arithmetic SRAHp Shift right arithmetic a half-word p = L(0), H(1) SRA2H Shift right arithmetic two half-words SRC Shift right concatenated registers SRL Shift right logical SRLHp Shift right logical a half-word p = L(0), H(1) SRL2H Shift right logical two half-words ROT Rotate right ROT2H Rotate right two half-words
【００１３】 A-8. Bit operation instructions BCLR Clear a bit BNOT Invert a bit BSET Set a bit BTST Test a bit
【００１４】 A-9. Branch instructions BRA Branch BRATZR Branch if zero BRATNZ Branch if not zero BSR Branch to subroutine BSRTZR Branch to subroutine if zero BSRTNZ Branch to subroutine if not zero DBRA Delayed Branch DBRAI Delayed Branch immediate DBSR Delayed Branch to subroutine DBSRI Delayed Branch immediate to subroutine DJMP Delayed Jump DJMPI Delayed Jump immediate DJSR Delayed Jump to subroutine DJSRI Delayed Jump immediate to subroutine JMP Jump JMPTZR Jump if zero JMPTNZ Jump if not zero JSR Jump to subroutinee JSRTZR Jump to subroutine if zero JSRTNZ Jump to subroutine if not zero NOP No operation
【００１５】 A-10. OS-related instructions TRAP Trap REIT Return from exception, interrupts, and traps
【００１６】 B. DSP function instructions B-1. Arithmetic operation instructions MUL Multiply MULX Multiply with extended precision MULXS Multiply and shift to the right by one with extended precision MULX2H Multiply two pairs of half-words with extended precision MULHXpp Multiply two half-words with extended precision pp = LL, LH, HL, HH MUL2H Multiply two pairs of half-words MACa Multiply and add a = 0, 1 MACSa Multiply, shift to the right by one, and add a = 0, 1 MSUBa Multiply and subtract a = 0, 1 MSUBSa Multiply, shift to the right by one, and subtract a = 0, 1 SAT Saturate SATHH Saturate word operand into high half-word SATHL Saturate word operand into low half-word SATZ Saturate into positive number SATZ2H Saturate two half-words into positive number SAT2H Saturate two half-word operands
【００１７】 B-2. Repeat instructions REPEAT Repeat a block of instructions REPEAT Repeat a block of instructions with immediate
【００１８】図３に示す従来のマイクロプロセッサで
は、前述したように４段のパイプライン処理で命令を実
行する。レジスタ間演算命令では、命令フェッチ（Ｉ
Ｆ）→命令デコード（Ｄ）→演算実行（Ｅ）→ライトバ
ック（ＷＢ）の順に命令実行がなされる。また、ロード
／ストア命令では、命令フェッチ（ＩＦ）→命令デコー
ド及びオペランドアドレス生成（Ｄ／Ａ）→メモリアク
セス（Ｍ）→ライトバック（ＷＢ）の順に命令実行がな
される。また、分岐命令では、命令フェッチ（ＩＦ）→
命令デコード及び分岐先アドレス生成（Ｄ／Ａ）の順に
命令実行がなされる。
は、前述したように４段のパイプライン処理で命令を実
行する。レジスタ間演算命令では、命令フェッチ（Ｉ
Ｆ）→命令デコード（Ｄ）→演算実行（Ｅ）→ライトバ
ック（ＷＢ）の順に命令実行がなされる。また、ロード
／ストア命令では、命令フェッチ（ＩＦ）→命令デコー
ド及びオペランドアドレス生成（Ｄ／Ａ）→メモリアク
セス（Ｍ）→ライトバック（ＷＢ）の順に命令実行がな
される。また、分岐命令では、命令フェッチ（ＩＦ）→
命令デコード及び分岐先アドレス生成（Ｄ／Ａ）の順に
命令実行がなされる。
【００１９】このように、レジスタ間演算命令とロード
命令は、最短４クロックサイクルで命令実行が完了す
る。また、ストア命令はライトバック処理が不要である
ので、最短３クロックサイクルで命令実行が完了する。
また、分岐命令は最短２クロックサイクルで命令実行が
完了する。このように、分岐処理が実行された場合は、
分岐命令から３クロックサイクル後（最短処理で換算）
に分岐先命令のフェッチを開始可能であるため、分岐処
理によるペナルティは１クロックサイクルですむことに
なる。つまり、分岐命令の次命令がネゲートされて、こ
の１クロックサイクルのみ無駄なクロックサイクルとし
て使用されることとなる。
命令は、最短４クロックサイクルで命令実行が完了す
る。また、ストア命令はライトバック処理が不要である
ので、最短３クロックサイクルで命令実行が完了する。
また、分岐命令は最短２クロックサイクルで命令実行が
完了する。このように、分岐処理が実行された場合は、
分岐命令から３クロックサイクル後（最短処理で換算）
に分岐先命令のフェッチを開始可能であるため、分岐処
理によるペナルティは１クロックサイクルですむことに
なる。つまり、分岐命令の次命令がネゲートされて、こ
の１クロックサイクルのみ無駄なクロックサイクルとし
て使用されることとなる。
【００２０】しかし、このように少ないクロックサイク
ル数で分岐命令を実行すると、マイクロプロセッサ自体
の動作周波数が低下する場合がある。これは、このパイ
プラインの単位時間当りの処理性能は、最も遅いステー
ジの処理時間により決まってしまうためである。このマ
イクロプロセッサで処理する分岐命令の中に以下に示す
ような条件分岐命令がある。この条件分岐命令は、命令
実行時に汎用レジスタの読み出しを行い、この値がゼロ
かゼロでないかにより分岐判定を行ってから条件分岐処
理を実行する。
ル数で分岐命令を実行すると、マイクロプロセッサ自体
の動作周波数が低下する場合がある。これは、このパイ
プラインの単位時間当りの処理性能は、最も遅いステー
ジの処理時間により決まってしまうためである。このマ
イクロプロセッサで処理する分岐命令の中に以下に示す
ような条件分岐命令がある。この条件分岐命令は、命令
実行時に汎用レジスタの読み出しを行い、この値がゼロ
かゼロでないかにより分岐判定を行ってから条件分岐処
理を実行する。
【００２１】 JMPTZR Jump if zero JMPTNZ Jump if not zero JSRTZR Jump to subroutine if zero JSRTNZ Jump to subroutine if not zero
【００２２】この条件分岐命令の処理を図３で説明す
る。まず、ＩＦステージにて命令メモリＩ−ＭＥＭ（１
０１０）から命令フェッチ処理を実施し、この条件分岐
命令の命令コードをフリップフロップ（１００１）に取
り込む。これと同時に、アドレスインクリメンタ（１０
１１）にて、この条件分岐命令のアドレスをインクリメ
ントしたアドレスを命令アドレスレジスタＩＡ（１００
０）に取り込む。次ステージにて、ＩＦステージでこの
条件分岐命令の後続命令のフェッチを行うのと並行し
て、Ｄ／Ａステージでフリップフロップ（１００１）に
取り込まれた条件分岐命令のデコード処理と、分岐先ア
ドレスの生成と、条件分岐判定処理等を実施する。命令
デコードは、命令デコード部（１０１２）で実施する。
そして汎用レジスタ（１０１３）から指定のレジスタの
値を読み出し、比較器（１０２０）にてゼロと比較す
る。この比較結果は、条件分岐判定部（１０２１）に入
力され、条件分岐するかどうかの判定を行う。また、加
算器（１０１４）にて分岐先アドレスの生成を行い、分
岐が実施される場合にはこの分岐先アドレスを命令アド
レスレジスタＩＡ（１０００）に取り込む。このよう
に、条件分岐命令のＤ／Ａステージでの処理では、
（１）汎用レジスタの読み出し、（２）レジスタ値のゼ
ロ比較、（３）条件分岐判定、（４）分岐先アドレスの
命令アドレスレジスタへの取り込みという一連の処理を
シーケンシャルに実行する必要があり、非常に時間がか
かる可能性がある。
る。まず、ＩＦステージにて命令メモリＩ−ＭＥＭ（１
０１０）から命令フェッチ処理を実施し、この条件分岐
命令の命令コードをフリップフロップ（１００１）に取
り込む。これと同時に、アドレスインクリメンタ（１０
１１）にて、この条件分岐命令のアドレスをインクリメ
ントしたアドレスを命令アドレスレジスタＩＡ（１００
０）に取り込む。次ステージにて、ＩＦステージでこの
条件分岐命令の後続命令のフェッチを行うのと並行し
て、Ｄ／Ａステージでフリップフロップ（１００１）に
取り込まれた条件分岐命令のデコード処理と、分岐先ア
ドレスの生成と、条件分岐判定処理等を実施する。命令
デコードは、命令デコード部（１０１２）で実施する。
そして汎用レジスタ（１０１３）から指定のレジスタの
値を読み出し、比較器（１０２０）にてゼロと比較す
る。この比較結果は、条件分岐判定部（１０２１）に入
力され、条件分岐するかどうかの判定を行う。また、加
算器（１０１４）にて分岐先アドレスの生成を行い、分
岐が実施される場合にはこの分岐先アドレスを命令アド
レスレジスタＩＡ（１０００）に取り込む。このよう
に、条件分岐命令のＤ／Ａステージでの処理では、
（１）汎用レジスタの読み出し、（２）レジスタ値のゼ
ロ比較、（３）条件分岐判定、（４）分岐先アドレスの
命令アドレスレジスタへの取り込みという一連の処理を
シーケンシャルに実行する必要があり、非常に時間がか
かる可能性がある。
【００２３】図４に、条件分岐命令のＤ／Ａステージで
の処理に時間のかかる従来のマイクロプロセッサにおけ
る４段のパイプライン処理の模式図を示す。図４におい
て、ＩＦは命令フェッチステージ（１４ｎｓかかる）を
示し、Ｄ−ＢＫは前述した一連の条件分岐命令処理を実
施するＤステージ（２０ｎｓかかる）を示し、Ｅステー
ジ（１６ｎｓかかる）は実行ステージを示し、ＷＢステ
ージ（１２ｎｓかかる）はライトバックステージを示し
ている。４命令Ａ，Ｂ，Ｃ，Ｄが連続して実行される場
合、４段のパイプライン処理でオーバラップして処理す
れば、最短でＣ１〜Ｃ７の７クロックサイクルで完了す
る。しかし、パイプラインの動作周波数は、最も遅いＤ
−ＢＫステージの処理時間（２０ｎｓ）により決まって
しまうため、５０ＭＨｚとなる。このように、処理クロ
ックサイクル数が低減しても動作周波数も低下してしま
えば、マイクロプロセッサ全体の性能が低下してしまう
こととなる。
の処理に時間のかかる従来のマイクロプロセッサにおけ
る４段のパイプライン処理の模式図を示す。図４におい
て、ＩＦは命令フェッチステージ（１４ｎｓかかる）を
示し、Ｄ−ＢＫは前述した一連の条件分岐命令処理を実
施するＤステージ（２０ｎｓかかる）を示し、Ｅステー
ジ（１６ｎｓかかる）は実行ステージを示し、ＷＢステ
ージ（１２ｎｓかかる）はライトバックステージを示し
ている。４命令Ａ，Ｂ，Ｃ，Ｄが連続して実行される場
合、４段のパイプライン処理でオーバラップして処理す
れば、最短でＣ１〜Ｃ７の７クロックサイクルで完了す
る。しかし、パイプラインの動作周波数は、最も遅いＤ
−ＢＫステージの処理時間（２０ｎｓ）により決まって
しまうため、５０ＭＨｚとなる。このように、処理クロ
ックサイクル数が低減しても動作周波数も低下してしま
えば、マイクロプロセッサ全体の性能が低下してしまう
こととなる。
【００２４】この問題を解決するためのより進歩したパ
イプライン処理を図５に示す。条件分岐命令Ａを実行す
ると、この条件分岐命令のＤ−ＢＫステージ（２０ｎｓ
かかる）は、Ｃ２，Ｃ３の２クロックサイクルかけて実
行するようにする。後続命令ＢのＤステージ（条件分岐
命令以外のＤステージは１４ｎｓで処理が完了する）と
命令ＣのＩＦステージを１クロックサイクル（Ｃ３の期
間）ストールさせて、Ｃ４クロックサイクルから開始す
るようにパイプライン制御を行う。このようなパイプラ
イン制御を実施することにより、条件分岐命令のペナル
ティが２クロックサイクルとなり、命令Ａ，Ｂ，Ｃ，Ｄ
を実行するのにＣ１〜Ｃ８の８クロックサイクルかかる
ことになる。しかし、パイプラインの動作周波数は、最
も遅いＥステージの処理時間（１６ｎｓ）に律速される
ため、約６０ＭＨｚへ向上する。以上、図４，図５で、
従来のマイクロプロセッサにおける２ケースのパイプラ
イン制御について説明した。
イプライン処理を図５に示す。条件分岐命令Ａを実行す
ると、この条件分岐命令のＤ−ＢＫステージ（２０ｎｓ
かかる）は、Ｃ２，Ｃ３の２クロックサイクルかけて実
行するようにする。後続命令ＢのＤステージ（条件分岐
命令以外のＤステージは１４ｎｓで処理が完了する）と
命令ＣのＩＦステージを１クロックサイクル（Ｃ３の期
間）ストールさせて、Ｃ４クロックサイクルから開始す
るようにパイプライン制御を行う。このようなパイプラ
イン制御を実施することにより、条件分岐命令のペナル
ティが２クロックサイクルとなり、命令Ａ，Ｂ，Ｃ，Ｄ
を実行するのにＣ１〜Ｃ８の８クロックサイクルかかる
ことになる。しかし、パイプラインの動作周波数は、最
も遅いＥステージの処理時間（１６ｎｓ）に律速される
ため、約６０ＭＨｚへ向上する。以上、図４，図５で、
従来のマイクロプロセッサにおける２ケースのパイプラ
イン制御について説明した。
【００２５】
【発明が解決しようとする課題】図４で説明したように
条件分岐処理のペナルティを低減するか、図５で説明し
たように動作周波数を向上させるかは、プロセッサ性能
向上のためのトレードオフであり、ハードウェアインプ
リメント上の難しい問題である。本発明は、この問題点
を解決するために考案したものであり、パイプライン処
理の各処理工程の処理時間の平均化を図ることを目的と
する。また、処理時間の平均化を図ることにより、マイ
クロプロセッサの動作周波数向上を図ることを目的とす
る。
条件分岐処理のペナルティを低減するか、図５で説明し
たように動作周波数を向上させるかは、プロセッサ性能
向上のためのトレードオフであり、ハードウェアインプ
リメント上の難しい問題である。本発明は、この問題点
を解決するために考案したものであり、パイプライン処
理の各処理工程の処理時間の平均化を図ることを目的と
する。また、処理時間の平均化を図ることにより、マイ
クロプロセッサの動作周波数向上を図ることを目的とす
る。
【００２６】
【課題を解決するための手段】この発明に係るデータ処
理装置は、１つの命令を複数の処理要素に分割し、上記
複数の命令を実行する順序に基づいて、複数の命令それ
ぞれに対応する上記複数の処理要素を実行するデータ処
理装置において、データを格納する汎用レジスタと、上
記汎用レジスタに格納されるデータから、上記汎用レジ
スタに格納されるデータに基づいて実行する処理要素が
使用する情報をレジスタ情報として上記汎用レジスタに
対応づけて格納する情報レジスタ部とを備えることを特
徴とする。
理装置は、１つの命令を複数の処理要素に分割し、上記
複数の命令を実行する順序に基づいて、複数の命令それ
ぞれに対応する上記複数の処理要素を実行するデータ処
理装置において、データを格納する汎用レジスタと、上
記汎用レジスタに格納されるデータから、上記汎用レジ
スタに格納されるデータに基づいて実行する処理要素が
使用する情報をレジスタ情報として上記汎用レジスタに
対応づけて格納する情報レジスタ部とを備えることを特
徴とする。
【００２７】上記データ処理装置は、さらに、上記情報
レジスタ部から上記レジスタ情報を読み込み、読み込ん
だ上記レジスタ情報を使用して、処理要素を実行する処
理実行部を備えることを特徴とする。
レジスタ部から上記レジスタ情報を読み込み、読み込ん
だ上記レジスタ情報を使用して、処理要素を実行する処
理実行部を備えることを特徴とする。
【００２８】上記データ処理装置は、さらに、上記汎用
レジスタに格納されるデータから、上記レジスタ情報を
抽出し、抽出した上記レジスタ情報を上記情報レジスタ
部へ格納するレジスタ情報格納部を備えることを特徴と
する。
レジスタに格納されるデータから、上記レジスタ情報を
抽出し、抽出した上記レジスタ情報を上記情報レジスタ
部へ格納するレジスタ情報格納部を備えることを特徴と
する。
【００２９】上記データ処理装置は、さらに、命令を実
行した命令実行結果を上記汎用レジスタへ格納する命令
実行結果格納部を備え、上記レジスタ情報格納部は、上
記命令実行結果格納部が上記命令実行結果を上記汎用レ
ジスタへ格納するときに、上記命令実行結果を取得し、
取得した命令実行結果にから上記レジスタ情報を抽出
し、抽出した上記レジスタ情報を上記情報レジスタ部へ
格納することを特徴とする。
行した命令実行結果を上記汎用レジスタへ格納する命令
実行結果格納部を備え、上記レジスタ情報格納部は、上
記命令実行結果格納部が上記命令実行結果を上記汎用レ
ジスタへ格納するときに、上記命令実行結果を取得し、
取得した命令実行結果にから上記レジスタ情報を抽出
し、抽出した上記レジスタ情報を上記情報レジスタ部へ
格納することを特徴とする。
【００３０】上記処理実行部は、上記情報レジスタ部に
格納されたレジスタ情報を読み込み、読み込んだレジス
タ情報に基づいて条件分岐の処理を実行する条件分岐判
定部を含むことを特徴とする。
格納されたレジスタ情報を読み込み、読み込んだレジス
タ情報に基づいて条件分岐の処理を実行する条件分岐判
定部を含むことを特徴とする。
【００３１】上記レジスタ情報格納部は、さらに、上記
命令実行結果が零であるか否かを判別し、判別した結果
を上記レジスタ情報として情報レジスタ部へ格納し、上
記条件分岐判定部は、上記情報レジスタ部へ格納された
上記レジスタ情報が零であるか否かによって分岐命令を
実行することを特徴とする。
命令実行結果が零であるか否かを判別し、判別した結果
を上記レジスタ情報として情報レジスタ部へ格納し、上
記条件分岐判定部は、上記情報レジスタ部へ格納された
上記レジスタ情報が零であるか否かによって分岐命令を
実行することを特徴とする。
【００３２】上記データ処理装置は、汎用レジスタとし
て複数の汎用レジスタを含み、上記情報レジスタ部は、
上記複数の汎用レジスタそれぞれに対応づけて複数のレ
ジスタ情報を格納することを特徴とする。
て複数の汎用レジスタを含み、上記情報レジスタ部は、
上記複数の汎用レジスタそれぞれに対応づけて複数のレ
ジスタ情報を格納することを特徴とする。
【００３３】上記情報レジスタ部は、レジスタ情報とし
て、対応する汎用レジスタのデータが零か否かを示すフ
ラグを格納するフラグビットを有することを特徴とす
る。
て、対応する汎用レジスタのデータが零か否かを示すフ
ラグを格納するフラグビットを有することを特徴とす
る。
【００３４】上記データ処理装置は、複数の命令それぞ
れに対応する上記複数の処理要素を平行して実行するパ
イプライン制御機構を備えることを特徴とする。
れに対応する上記複数の処理要素を平行して実行するパ
イプライン制御機構を備えることを特徴とする。
【００３５】
【発明の実施の形態】実施の形態１．この実施の形態で
は、条件分岐命令のパイプラインステージ間の処理分散
をより進めるデータ処理装置を説明する。また、条件分
岐命令の分岐ペナルティを低減すること、マイクロプロ
セッサの動作周波数向上を図ることとを可能にする場合
を説明する。
は、条件分岐命令のパイプラインステージ間の処理分散
をより進めるデータ処理装置を説明する。また、条件分
岐命令の分岐ペナルティを低減すること、マイクロプロ
セッサの動作周波数向上を図ることとを可能にする場合
を説明する。
【００３６】図１に、本発明に共通なマイクロプロセッ
サ（データ処理装置）のブロック図を示す。図１に示す
マイクロプロセッサは、命令を複数の処理要素に分割
し、複数の命令を実行する場合に、上記複数の命令を実
行する順序に基づいて、複数の命令それぞれに対応する
上記複数の処理要素を平行して実行するパイプライン制
御機構を備える。このマイクロプロセッサは、図３に示
す従来のプロセッサと同様に４段のステージより構成さ
れるパイプライン処理が実行される。それらは命令フェ
ッチを行うＩＦステージと、命令デコード及びアドレス
計算を行うＤ／Ａステージと、命令実行及びメモリアク
セスを行うＥ／Ｍステージと、実行結果を汎用レジスタ
に書き戻すＷステージである。しかしながら、上記プロ
セッサは、４段のステージに限られることなく、この他
の段数のステージを備えるパイプライン処理を実施する
パイプライン制御機構を備えるマイクロプロセッサでも
よい。また、上記マイクロプロセッサは、各ステージの
処理を実行する処理実行部、例えば、命令デコード部
（ＤＥＣ）（１０１２）、アドレス加算器（ＡＤＤ）
（１０１４）、演算部（ＥＸＥ）（１９１６）、ＣＭＰ
（３）等を備えている。
サ（データ処理装置）のブロック図を示す。図１に示す
マイクロプロセッサは、命令を複数の処理要素に分割
し、複数の命令を実行する場合に、上記複数の命令を実
行する順序に基づいて、複数の命令それぞれに対応する
上記複数の処理要素を平行して実行するパイプライン制
御機構を備える。このマイクロプロセッサは、図３に示
す従来のプロセッサと同様に４段のステージより構成さ
れるパイプライン処理が実行される。それらは命令フェ
ッチを行うＩＦステージと、命令デコード及びアドレス
計算を行うＤ／Ａステージと、命令実行及びメモリアク
セスを行うＥ／Ｍステージと、実行結果を汎用レジスタ
に書き戻すＷステージである。しかしながら、上記プロ
セッサは、４段のステージに限られることなく、この他
の段数のステージを備えるパイプライン処理を実施する
パイプライン制御機構を備えるマイクロプロセッサでも
よい。また、上記マイクロプロセッサは、各ステージの
処理を実行する処理実行部、例えば、命令デコード部
（ＤＥＣ）（１０１２）、アドレス加算器（ＡＤＤ）
（１０１４）、演算部（ＥＸＥ）（１９１６）、ＣＭＰ
（３）等を備えている。
【００３７】次に、本発明のマイクロプロセッサの基本
的なパイプライン処理について説明する。ＩＦステージ
では、命令アドレスレジスタＩＡ（１０００）の値によ
り命令メモリＩ−ＭＥＭ（１０１０）がアクセスされ
る。命令メモリから読み出された命令コードは、ＩＦ及
びＤ／Ａステージ間のフリップフロップ（１００１）に
転送される。また、ＩＡ（１０００）の値は、次命令ア
クセスを行うために、インクリメンタ（１０１１）によ
り＋４されてマルチプレクサを介して命令アドレスレジ
スタＩＡ（１０００）に書き戻される。また、命令デコ
ード部（１０１２）では各種レジスタや演算器等の制御
を行うための制御信号を生成する。
的なパイプライン処理について説明する。ＩＦステージ
では、命令アドレスレジスタＩＡ（１０００）の値によ
り命令メモリＩ−ＭＥＭ（１０１０）がアクセスされ
る。命令メモリから読み出された命令コードは、ＩＦ及
びＤ／Ａステージ間のフリップフロップ（１００１）に
転送される。また、ＩＡ（１０００）の値は、次命令ア
クセスを行うために、インクリメンタ（１０１１）によ
り＋４されてマルチプレクサを介して命令アドレスレジ
スタＩＡ（１０００）に書き戻される。また、命令デコ
ード部（１０１２）では各種レジスタや演算器等の制御
を行うための制御信号を生成する。
【００３８】Ｄ／Ａステージでは主に、命令のデコード
と、分岐処理やデータメモリアクセスのためのアドレス
計算が行われる。命令コードに埋め込まれている即値等
も、命令デコード部（１０１２）で切り出される。ま
た、命令コード中のソースレジスタ指定子によりレジス
タファイル（１０１３）内のレジスタの値が読み出され
る。これら即値やレジスタ値は、Ｄ／Ａ及びＥ／Ｍステ
ージ間のフリップフロップ（１００３）に格納される。
また、即値やレジスタ値はアドレス加算器（１０１４）
にも転送される。分岐命令が実行された時にはこのアド
レス加算器の値はマルチプレクサを介して命令アドレス
レジスタＩＡ（１０００）に分岐先アドレスとして格納
される。また、ロード／ストア命令が実行された時に
は、データメモリアクセス用のアドレスとしてフリップ
フロップ（１００２）に取り込まれて次ステージに転送
される。
と、分岐処理やデータメモリアクセスのためのアドレス
計算が行われる。命令コードに埋め込まれている即値等
も、命令デコード部（１０１２）で切り出される。ま
た、命令コード中のソースレジスタ指定子によりレジス
タファイル（１０１３）内のレジスタの値が読み出され
る。これら即値やレジスタ値は、Ｄ／Ａ及びＥ／Ｍステ
ージ間のフリップフロップ（１００３）に格納される。
また、即値やレジスタ値はアドレス加算器（１０１４）
にも転送される。分岐命令が実行された時にはこのアド
レス加算器の値はマルチプレクサを介して命令アドレス
レジスタＩＡ（１０００）に分岐先アドレスとして格納
される。また、ロード／ストア命令が実行された時に
は、データメモリアクセス用のアドレスとしてフリップ
フロップ（１００２）に取り込まれて次ステージに転送
される。
【００３９】Ｅ／Ｍステージでは、主に命令実行とデー
タメモリアクセスが行われる。即値とレジスタ値は演算
部（１０１６）に転送され、演算が実行される。また、
フリップフロップ（１００２）に取り込まれたアドレス
によりデータメモリＤ−ＭＥＭ（１０１５）アクセスが
実行される。ストア処理の場合は、汎用レジスタより読
み出したフリップフロップ（１００３）の値をデータメ
モリ（１０１５）へ格納する。演算部（１０１６）の演
算結果やロード命令により読み出されたデータは、フリ
ップフロップ（１００４，１００５）にそれぞれ格納さ
れる。そして、このフリップフロップ（１００４，１０
０５）に格納されたデータは、Ｗステージで、マルチプ
レクサを介してレジスタファイル（１０１３）に書き戻
される。
タメモリアクセスが行われる。即値とレジスタ値は演算
部（１０１６）に転送され、演算が実行される。また、
フリップフロップ（１００２）に取り込まれたアドレス
によりデータメモリＤ−ＭＥＭ（１０１５）アクセスが
実行される。ストア処理の場合は、汎用レジスタより読
み出したフリップフロップ（１００３）の値をデータメ
モリ（１０１５）へ格納する。演算部（１０１６）の演
算結果やロード命令により読み出されたデータは、フリ
ップフロップ（１００４，１００５）にそれぞれ格納さ
れる。そして、このフリップフロップ（１００４，１０
０５）に格納されたデータは、Ｗステージで、マルチプ
レクサを介してレジスタファイル（１０１３）に書き戻
される。
【００４０】さらに、本発明のマイクロプロセッサで
は、汎用レジスタ（１０１３）の各レジスタに対応して
情報ビットを備えており、この情報ビットを格納するた
めの情報ビットレジスタ（ＧＩＢ）（１）を備えてい
る。この実施の形態では、情報ビットは、レジスタ情報
の一例であり、情報ビットレジスタ（１）は、情報レジ
スタ部の一例である。レジスタ情報は、汎用レジスタ
（１０１３）に格納されるデータから、汎用レジスタ
（１０１３）に格納されるデータに基づいて次に実行す
る命令が使用する情報である。レジスタ情報は、上記汎
用レジスタ（１０１３）に対応づけて情報レジスタ部に
格納される。この実施の形態では、情報ビットは、汎用
レジスタのデータが零か否かを示すフラグとして取り扱
われる。条件分岐判定部（２）は、上記情報ビットを使
用して処理を実行する。この実施の形態では、条件分岐
判定部（２）は、図１のＢＵＮＫＩで表され、この情報
ビットの内容を汎用レジスタとともに（同時に）読み出
して条件分岐の判定処理を行う。また、情報ビットは、
ＷＢステージで汎用レジスタを更新する時に、この更新
データを元に情報ビットが生成される。
は、汎用レジスタ（１０１３）の各レジスタに対応して
情報ビットを備えており、この情報ビットを格納するた
めの情報ビットレジスタ（ＧＩＢ）（１）を備えてい
る。この実施の形態では、情報ビットは、レジスタ情報
の一例であり、情報ビットレジスタ（１）は、情報レジ
スタ部の一例である。レジスタ情報は、汎用レジスタ
（１０１３）に格納されるデータから、汎用レジスタ
（１０１３）に格納されるデータに基づいて次に実行す
る命令が使用する情報である。レジスタ情報は、上記汎
用レジスタ（１０１３）に対応づけて情報レジスタ部に
格納される。この実施の形態では、情報ビットは、汎用
レジスタのデータが零か否かを示すフラグとして取り扱
われる。条件分岐判定部（２）は、上記情報ビットを使
用して処理を実行する。この実施の形態では、条件分岐
判定部（２）は、図１のＢＵＮＫＩで表され、この情報
ビットの内容を汎用レジスタとともに（同時に）読み出
して条件分岐の判定処理を行う。また、情報ビットは、
ＷＢステージで汎用レジスタを更新する時に、この更新
データを元に情報ビットが生成される。
【００４１】情報レジスタ格納部は、レジスタ情報を上
記汎用レジスタ（１０１３）に格納されたデータから次
の命令か使用する情報を抽出し、抽出した情報をレジス
タ情報として上記情報レジスタ部へ格納する。この実施
の形態では、情報レジスタ格納部の一例として情報ビッ
トを生成する情報ビット生成器（ＣＭＰ）（３）をＷＢ
ステージに備える。例えば、この情報ビットは、汎用レ
ジスタの値がゼロであれば“１”で、ゼロでなければ
“０”である情報である。この場合は、ＷＢステージの
情報ビット生成器（３）はゼロ比較器と同様の機能を果
たす。この情報ビットの値により、以下の条件分岐命令
処理を実行することが可能である。 JMPTZR Jump if zero JMPTNZ Jump if not zero JSRTZR Jump to subroutine if zero JSRTNZ Jump to subroutine if not zero
記汎用レジスタ（１０１３）に格納されたデータから次
の命令か使用する情報を抽出し、抽出した情報をレジス
タ情報として上記情報レジスタ部へ格納する。この実施
の形態では、情報レジスタ格納部の一例として情報ビッ
トを生成する情報ビット生成器（ＣＭＰ）（３）をＷＢ
ステージに備える。例えば、この情報ビットは、汎用レ
ジスタの値がゼロであれば“１”で、ゼロでなければ
“０”である情報である。この場合は、ＷＢステージの
情報ビット生成器（３）はゼロ比較器と同様の機能を果
たす。この情報ビットの値により、以下の条件分岐命令
処理を実行することが可能である。 JMPTZR Jump if zero JMPTNZ Jump if not zero JSRTZR Jump to subroutine if zero JSRTNZ Jump to subroutine if not zero
【００４２】これら条件分岐命令では、汎用レジスタに
付帯した情報ビットの値が“１”か“０”かにより、対
応する汎用レジスタの内容がゼロかゼロでないかを判断
し、条件分岐判定部で分岐するかどうかの判定を下して
条件分岐命令処理を実行する。このため、図３に示す従
来のマイクロプロセッサと比較して、Ｄ／Ａステージに
汎用レジスタからの読み出し値に対する比較器（１０２
０）としてのゼロ比較器が不要となる。すなわち、条件
分岐命令完了までの一連の処理は、（１）情報ビットの
読み出し、（２）条件分岐判定、（３）分岐先アドレス
の命令アドレスレジスタへの取り込みとなり、これにか
かる時間を低減させることが可能となる。
付帯した情報ビットの値が“１”か“０”かにより、対
応する汎用レジスタの内容がゼロかゼロでないかを判断
し、条件分岐判定部で分岐するかどうかの判定を下して
条件分岐命令処理を実行する。このため、図３に示す従
来のマイクロプロセッサと比較して、Ｄ／Ａステージに
汎用レジスタからの読み出し値に対する比較器（１０２
０）としてのゼロ比較器が不要となる。すなわち、条件
分岐命令完了までの一連の処理は、（１）情報ビットの
読み出し、（２）条件分岐判定、（３）分岐先アドレス
の命令アドレスレジスタへの取り込みとなり、これにか
かる時間を低減させることが可能となる。
【００４３】図２に、本発明のマイクロプロセッサにお
ける４段のパイプライン処理の模式図を示す。命令Ａが
条件分岐命令であり、かつ、４命令Ａ，Ｂ，Ｃ，Ｄを連
続して実行した場合、図５に示したような条件分岐命令
によるストール処理はしないので、Ｃ１〜Ｃ７の７クロ
ックサイクルで処理が完了する。また、条件分岐命令実
行のＤ／Ａステージでゼロ比較処理（４ｎｓかかる）が
不要となるので、従来のマイクロプロセッサにおいてＤ
／Ａステージの処理が２０ｎｓかかっていたので、本発
明のマイクロプロセッサでは１６ｎｓで実行することが
可能となる。また、このゼロ比較処理がＷＢステージで
行われるため、本発明のマイクロプロセッサでは１６ｎ
ｓでＷＢステージを実行することになる。このように、
ＤステージとＷＢステージ間において処理の負荷を均衡
させることにより、マイクロプロセッサの動作周波数を
律速する最も遅いステージがＤ，Ｅ，ＷＢの１６ｎｓ
（動作周波数約６０ＭＨｚ）となる。これにより、本発
明のマイクロプロセッサでは、条件分岐命令の分岐ペナ
ルティが１クロックサイクルのまま増加させることな
く、かつ、マイクロプロセッサの動作周波数を６０ＭＨ
ｚまで向上させることが可能である。
ける４段のパイプライン処理の模式図を示す。命令Ａが
条件分岐命令であり、かつ、４命令Ａ，Ｂ，Ｃ，Ｄを連
続して実行した場合、図５に示したような条件分岐命令
によるストール処理はしないので、Ｃ１〜Ｃ７の７クロ
ックサイクルで処理が完了する。また、条件分岐命令実
行のＤ／Ａステージでゼロ比較処理（４ｎｓかかる）が
不要となるので、従来のマイクロプロセッサにおいてＤ
／Ａステージの処理が２０ｎｓかかっていたので、本発
明のマイクロプロセッサでは１６ｎｓで実行することが
可能となる。また、このゼロ比較処理がＷＢステージで
行われるため、本発明のマイクロプロセッサでは１６ｎ
ｓでＷＢステージを実行することになる。このように、
ＤステージとＷＢステージ間において処理の負荷を均衡
させることにより、マイクロプロセッサの動作周波数を
律速する最も遅いステージがＤ，Ｅ，ＷＢの１６ｎｓ
（動作周波数約６０ＭＨｚ）となる。これにより、本発
明のマイクロプロセッサでは、条件分岐命令の分岐ペナ
ルティが１クロックサイクルのまま増加させることな
く、かつ、マイクロプロセッサの動作周波数を６０ＭＨ
ｚまで向上させることが可能である。
【００４４】以上のように、この実施の形態のデータ処
理装置は、命令をフェッチする命令フェッチ機構と、命
令をデコードする命令デコーダと、データを記憶する複
数の汎用レジスタと、算術論理演算等を行う演算回路を
備えた命令実行機構を備え、プログラムに記述された命
令を該命令デコーダが順次デコードし、該命令デコーダ
の出力に従い該命令実行機構では命令を実行し、汎用レ
ジスタやメモリから該命令実行部にデータを読み出し、
該命令実行結果を汎用レジスタやメモリに格納するデー
タ処理装置において、各命令処理工程間にレジスタを備
え、各処理要素をオーバーラップして処理するパイプラ
イン制御機構を備え、該汎用レジスタの各レジスタ値が
ゼロであることを示す情報ビットを有する情報ビットレ
ジスタ（情報レジスタ部）を備え、該フラグ情報を汎用
レジスタを読み出すと同時に読み出し、命令の処理過程
で使用することを特徴とする。
理装置は、命令をフェッチする命令フェッチ機構と、命
令をデコードする命令デコーダと、データを記憶する複
数の汎用レジスタと、算術論理演算等を行う演算回路を
備えた命令実行機構を備え、プログラムに記述された命
令を該命令デコーダが順次デコードし、該命令デコーダ
の出力に従い該命令実行機構では命令を実行し、汎用レ
ジスタやメモリから該命令実行部にデータを読み出し、
該命令実行結果を汎用レジスタやメモリに格納するデー
タ処理装置において、各命令処理工程間にレジスタを備
え、各処理要素をオーバーラップして処理するパイプラ
イン制御機構を備え、該汎用レジスタの各レジスタ値が
ゼロであることを示す情報ビットを有する情報ビットレ
ジスタ（情報レジスタ部）を備え、該フラグ情報を汎用
レジスタを読み出すと同時に読み出し、命令の処理過程
で使用することを特徴とする。
【００４５】また、この実施の形態のデータ処理装置
は、上記フラグ情報の内容に応じて分岐するかどうかを
判定する条件分岐判定部を備え、該フラグ情報を条件分
岐命令処理用に使用することを特徴とする。
は、上記フラグ情報の内容に応じて分岐するかどうかを
判定する条件分岐判定部を備え、該フラグ情報を条件分
岐命令処理用に使用することを特徴とする。
【００４６】さらに、この実施の形態のデータ処理装置
は、上記汎用レジスタへ命令実行結果を書き戻す時に、
命令実行結果の内容がゼロであることを判定し、汎用レ
ジスタの更新と同時に、上記判定の結果を上記情報ビッ
トレジスタ（情報レジスタ部）へ書き込む情報ビット生
成器（レジスタ情報格納部）を備えることを特徴とす
る。
は、上記汎用レジスタへ命令実行結果を書き戻す時に、
命令実行結果の内容がゼロであることを判定し、汎用レ
ジスタの更新と同時に、上記判定の結果を上記情報ビッ
トレジスタ（情報レジスタ部）へ書き込む情報ビット生
成器（レジスタ情報格納部）を備えることを特徴とす
る。
【００４７】実施の形態２．上記実施の形態１では、複
数の汎用レジスタそれぞれに対応するレジスタ情報を情
報ビットとして保持する場合を説明した。上記情報ビッ
トは、対応する汎用レジスタのデータが零か零以外であ
るかを示すものであった。しかしながら、上記レジスタ
情報は、１ビットとは限らなくてもよい。レジスタ情報
は、複数のビットで構成されていてもよい。この場合、
上記レジスタ情報は、対応する汎用レジスタのデータが
零か零以外であるかを示すものに限られず、この他のデ
ータを示すものであってもよい。
数の汎用レジスタそれぞれに対応するレジスタ情報を情
報ビットとして保持する場合を説明した。上記情報ビッ
トは、対応する汎用レジスタのデータが零か零以外であ
るかを示すものであった。しかしながら、上記レジスタ
情報は、１ビットとは限らなくてもよい。レジスタ情報
は、複数のビットで構成されていてもよい。この場合、
上記レジスタ情報は、対応する汎用レジスタのデータが
零か零以外であるかを示すものに限られず、この他のデ
ータを示すものであってもよい。
【００４８】また、上記実施の形態１では、データ処理
装置は、複数の汎用レジスタを有する場合を用いて説明
したが、少なくとも、一つの汎用レジスタを有するデー
タ処理装置であれば、この発明を実施することが可能で
ある。
装置は、複数の汎用レジスタを有する場合を用いて説明
したが、少なくとも、一つの汎用レジスタを有するデー
タ処理装置であれば、この発明を実施することが可能で
ある。
【００４９】実施の形態３．上記実施の形態１では、上
記情報レジスタ部に格納されるレジスタ情報を使用して
分岐命令を実行することを説明した。しかしながら、上
記情報レジスタ部に格納されるレジスタ情報は、分岐命
令に限られることはない。情報レジスタ部に格納される
レジスタ情報は、汎用レジスタに格納されるデータに基
づいて、次に実行する命令が使用する情報であれば、分
岐命令に使用する情報以外のものであってもよい。従っ
て、レジスタ情報格納部は、次に実行する命令が使用す
る情報をレジスタ情報として抽出し、抽出したレジスタ
情報を上記情報レジスタ部へ格納する。すなわち、上記
のレジスタ情報格納部によって情報レジスタ部にレジス
タ情報を使用する命令であれば、分岐命令以外の命令で
あってもよい。
記情報レジスタ部に格納されるレジスタ情報を使用して
分岐命令を実行することを説明した。しかしながら、上
記情報レジスタ部に格納されるレジスタ情報は、分岐命
令に限られることはない。情報レジスタ部に格納される
レジスタ情報は、汎用レジスタに格納されるデータに基
づいて、次に実行する命令が使用する情報であれば、分
岐命令に使用する情報以外のものであってもよい。従っ
て、レジスタ情報格納部は、次に実行する命令が使用す
る情報をレジスタ情報として抽出し、抽出したレジスタ
情報を上記情報レジスタ部へ格納する。すなわち、上記
のレジスタ情報格納部によって情報レジスタ部にレジス
タ情報を使用する命令であれば、分岐命令以外の命令で
あってもよい。
【００５０】
【発明の効果】この発明によれば、次に実行する命令が
直接使用する情報をレジスタ情報として情報レジスタ部
へ格納するため、命令を処理する時間を短縮することが
できる。
直接使用する情報をレジスタ情報として情報レジスタ部
へ格納するため、命令を処理する時間を短縮することが
できる。
【００５１】この発明によれば、命令実行結果を格納す
るときに、命令実行結果から次に実行する命令が直接使
用するデータを抽出することができる。このことによっ
て、パイプライン機構において、各処理工程の時間を平
均化することが可能となる。
るときに、命令実行結果から次に実行する命令が直接使
用するデータを抽出することができる。このことによっ
て、パイプライン機構において、各処理工程の時間を平
均化することが可能となる。
【００５２】この発明によれば、分岐命令を実行すると
きに、各処理工程の時間を平均化することができる。
きに、各処理工程の時間を平均化することができる。
【００５３】この発明によれば、複数の汎用レジスタそ
れぞれに対応させてレジスタ情報を格納することができ
る。
れぞれに対応させてレジスタ情報を格納することができ
る。
【００５４】この発明によれば、分岐命令で必要とな
る、汎用レジスタのデータが零か否かをフラグとして保
持するため、処理要素の実行時間を短縮することができ
る。
る、汎用レジスタのデータが零か否かをフラグとして保
持するため、処理要素の実行時間を短縮することができ
る。
【図１】 実施の形態１のデータ処理装置の構成の一例
を表した図。
を表した図。
【図２】 実施の形態１のデータ処理装置のパイプライ
ン処理の処理工程の一例を表した図。
ン処理の処理工程の一例を表した図。
【図３】 従来のデータ処理装置の構成の一例を表した
図。
図。
【図４】 従来のデータ処理装置のパイプライン処理の
処理工程の一例を表した図。
処理工程の一例を表した図。
【図５】 従来のデータ処理装置のパイプライン処理の
処理工程の一例を表した図。
処理工程の一例を表した図。
１ 情報ビットレジスタ（ＧＩＢ）（情報レジスタ
部）、２，１０２１ 条件分岐判定部（ＢＵＮＫＩ）、
３ 情報ビット生成器（ＣＭＰ）（レジスタ情報格納
部）、４，１０３０ パイプライン制御部、１０００
命令アドレスレジスタＩＡ、１００１，１００２，１０
０３，１００４，１００５ フリップフロップ、１０１
０ 命令メモリＩ−ＭＥＭ、１０１１ インクリメン
タ、１０１２ 命令デコード部（ＤＥＣ）、１０１３
レジスタファイル（ＧＰＲ）、１０１４アドレス加算器
（ＡＤＤ）、１０１５ データメモリＤ−ＭＥＭ、１０
１６ 演算部（ＥＸＥ）。
部）、２，１０２１ 条件分岐判定部（ＢＵＮＫＩ）、
３ 情報ビット生成器（ＣＭＰ）（レジスタ情報格納
部）、４，１０３０ パイプライン制御部、１０００
命令アドレスレジスタＩＡ、１００１，１００２，１０
０３，１００４，１００５ フリップフロップ、１０１
０ 命令メモリＩ−ＭＥＭ、１０１１ インクリメン
タ、１０１２ 命令デコード部（ＤＥＣ）、１０１３
レジスタファイル（ＧＰＲ）、１０１４アドレス加算器
（ＡＤＤ）、１０１５ データメモリＤ−ＭＥＭ、１０
１６ 演算部（ＥＸＥ）。
Claims (9)
- 【請求項１】 １つの命令を複数の処理要素に分割し、
上記複数の命令を実行する順序に基づいて、複数の命令
それぞれに対応する上記複数の処理要素を実行するデー
タ処理装置において、 データを格納する汎用レジスタと、 上記汎用レジスタに格納されるデータから、上記汎用レ
ジスタに格納されるデータに基づいて実行する処理要素
が使用する情報をレジスタ情報として上記汎用レジスタ
に対応づけて格納する情報レジスタ部とを備えることを
特徴とするデータ処理装置。 - 【請求項２】 上記データ処理装置は、さらに、上記情
報レジスタ部から上記レジスタ情報を読み込み、読み込
んだ上記レジスタ情報を使用して、処理要素を実行する
処理実行部を備えることを特徴とする請求項１記載のデ
ータ処理装置。 - 【請求項３】 上記データ処理装置は、さらに、上記汎
用レジスタに格納されるデータから、上記レジスタ情報
を抽出し、抽出した上記レジスタ情報を上記情報レジス
タ部へ格納するレジスタ情報格納部を備えることを特徴
とする請求項１または２記載のデータ処理装置。 - 【請求項４】 上記データ処理装置は、さらに、命令を
実行した命令実行結果を上記汎用レジスタへ格納する命
令実行結果格納部を備え、 上記レジスタ情報格納部は、上記命令実行結果格納部が
上記命令実行結果を上記汎用レジスタへ格納するとき
に、上記命令実行結果を取得し、取得した命令実行結果
にから上記レジスタ情報を抽出し、抽出した上記レジス
タ情報を上記情報レジスタ部へ格納することを特徴とす
る請求項３記載のデータ処理装置。 - 【請求項５】 上記処理実行部は、上記情報レジスタ部
に格納されたレジスタ情報を読み込み、読み込んだレジ
スタ情報に基づいて条件分岐の処理を実行する条件分岐
判定部を含むことを特徴とする請求項２から４いずれか
に記載のデータ処理装置。 - 【請求項６】 上記レジスタ情報格納部は、さらに、上
記命令実行結果が零であるか否かを判別し、判別した結
果を上記レジスタ情報として情報レジスタ部へ格納し、 上記条件分岐判定部は、上記情報レジスタ部へ格納され
た上記レジスタ情報が零であるか否かによって分岐命令
を実行することを特徴とする請求項５記載のデータ処理
装置。 - 【請求項７】 上記データ処理装置は、汎用レジスタと
して複数の汎用レジスタを含み、 上記情報レジスタ部は、上記複数の汎用レジスタそれぞ
れに対応づけて複数のレジスタ情報を格納することを特
徴とする請求項１記載のデータ処理装置。 - 【請求項８】 上記情報レジスタ部は、レジスタ情報と
して、対応する汎用レジスタのデータが零か否かを示す
フラグを格納するフラグビットを有することを特徴とす
る請求項１記載のデータ処理装置。 - 【請求項９】 上記データ処理装置は、複数の命令それ
ぞれに対応する上記複数の処理要素を平行して実行する
パイプライン制御機構を備えることを特徴とする請求項
１から８いずれかに記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314607A JP2002123389A (ja) | 2000-10-16 | 2000-10-16 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314607A JP2002123389A (ja) | 2000-10-16 | 2000-10-16 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002123389A true JP2002123389A (ja) | 2002-04-26 |
Family
ID=18793829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000314607A Withdrawn JP2002123389A (ja) | 2000-10-16 | 2000-10-16 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002123389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013198932A (ja) * | 2012-03-26 | 2013-10-03 | Dainippon Printing Co Ltd | レーザ加工データ分配システムおよびレーザ加工装置 |
-
2000
- 2000-10-16 JP JP2000314607A patent/JP2002123389A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013198932A (ja) * | 2012-03-26 | 2013-10-03 | Dainippon Printing Co Ltd | レーザ加工データ分配システムおよびレーザ加工装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051018 |
|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080108 |