JPH03218104A - Frequency synthesizer - Google Patents
Frequency synthesizerInfo
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- JPH03218104A JPH03218104A JP2014248A JP1424890A JPH03218104A JP H03218104 A JPH03218104 A JP H03218104A JP 2014248 A JP2014248 A JP 2014248A JP 1424890 A JP1424890 A JP 1424890A JP H03218104 A JPH03218104 A JP H03218104A
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は多チャンネル切替機能を持ち、変調のかけられ
るＰＬＬ方式の周波数シンセサイザに関し、特にＮＴＴ
の新大容量システム用の自動車電話等に使われている低
ビットレートのデータ伝送ができる周波数シンセサイザ
に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a PLL frequency synthesizer that has a multi-channel switching function and can be modulated, and in particular,
This invention relates to a frequency synthesizer capable of low bit rate data transmission used in new high-capacity systems such as car telephones.
最近、ＮＴＴの自動車電話のシステムとして新大容量シ
ステムが導入されており、このシステムでは通話中に音
声の下部帯域を利用してｌ００ｂｐｓのデータ信号を伝
送する方式を採用している。ここでは、データ形式はス
プリソトフェーズ信号であるが、一部ＮＲＺ信号を使用
しているため、変調周波数特性が約５８２程度まで変化
しない周波数シンセサイザが必要とされる。Recently, a new high-capacity system has been introduced as NTT's car phone system, and this system uses a method of transmitting 100bps data signals using the lower voice band during a call. Here, although the data format is a sprite-soto phase signal, a portion of the NRZ signal is used, so a frequency synthesizer whose modulation frequency characteristics do not change up to about 582 is required.
従来のこの種の周波数シンセサイザの一例を第２図のブ
ロノク図を用いて説明する。電圧制御発振器Ｉの出力は
第１の分周器２で分周される。また基準周波数発振器５
の出力は第２の分周器４で分周される。各分周器２．４
の出力は位相比較器３に入力され、位相比較器３は各分
周器の出力の位相を比較し、その位相誤差に比例した信
号を出力する。この信号に応じてループフィルタ６が電
圧制御発振器１に与える直流電圧を変化させ、電圧制御
発振器１を希望周波数に近づけるように動作するＰ １
＝ Ｌ周波数シンセサイザを構成する。An example of a conventional frequency synthesizer of this type will be explained using the Bronnok diagram shown in FIG. The output of the voltage controlled oscillator I is frequency-divided by a first frequency divider 2. Also, the reference frequency oscillator 5
The output of is frequency-divided by a second frequency divider 4. Each frequency divider 2.4
The outputs of are input to a phase comparator 3, which compares the phases of the outputs of each frequency divider and outputs a signal proportional to the phase error. The loop filter 6 changes the DC voltage applied to the voltage controlled oscillator 1 according to this signal, and operates so as to bring the voltage controlled oscillator 1 closer to the desired frequency P1
= Configure an L frequency synthesizer.
一方、データ信号は制御回路７からの指示によりデータ
送出回路８から送出され、変調信号として電圧制御発振
器１の変調端子に入力される。このようなＰＬＬ周波数
シンセサイザにおいては、電圧制御発振器に変調をかけ
る場合の変調周波数特性は、第３図に示すようにハイパ
スフィルタを通した時と同じになり、そのカットオフ周
波数はルーフゲインで決定される。今、このカットオフ
周波数を数Ｈ２以下にする方法として、電圧制御発振器
１に供給するデータ信号と同位相のデータ信号を基準周
波数発振器５にも供給して該基準周波数発振器５に変調
をかける技術が知られており、第２図のシンセサイザは
その方法を採用している．なお、ここでは減衰器１２を
介してデータ信号を基準周波数発振器５に供給している
。On the other hand, the data signal is sent out from the data sending circuit 8 according to an instruction from the control circuit 7, and is inputted to the modulation terminal of the voltage controlled oscillator 1 as a modulation signal. In such a PLL frequency synthesizer, when modulating the voltage controlled oscillator, the modulation frequency characteristics are the same as when it is passed through a high-pass filter, as shown in Figure 3, and the cutoff frequency is determined by the roof gain. be done. Now, as a method to reduce this cutoff frequency to several H2 or less, a technique is used to modulate the reference frequency oscillator 5 by also supplying a data signal having the same phase as the data signal supplied to the voltage controlled oscillator 1 to the reference frequency oscillator 5. is known, and the synthesizer shown in Figure 2 uses that method. Note that here, the data signal is supplied to the reference frequency oscillator 5 via the attenuator 12.
上述した従来の周波数シンセサイザでは、基準周波数発
振器５に変調をかけるため、この基準周波数発振器５と
しては変調回路の付加された発振器が必要となり、通常
この種の発振器は特殊な発振器として構成されるため、
発振器が高価になるという問題がある。また、この種の
周波数シンセサイザを自動車電話等の無線機に適用する
場合に、基準周波数発振器を受信ローカル周波数シンセ
サイザ用と送信ローカル周波数シンセサイザ用とで共用
することができないため、それぞれに個別の基準周波数
発振器を設ける必要があり、部品点数が増えるとともに
、各発振器相互の影響も考慮に入れて設計しなければな
らず、高価格化をまねくという問題もある。In the conventional frequency synthesizer described above, since the reference frequency oscillator 5 is modulated, an oscillator with a modulation circuit is required as the reference frequency oscillator 5, and this type of oscillator is usually configured as a special oscillator. ,
The problem is that the oscillator is expensive. In addition, when applying this type of frequency synthesizer to radio equipment such as car phones, the reference frequency oscillator cannot be shared between the receiving local frequency synthesizer and the transmitting local frequency synthesizer, so each has its own reference frequency. Since it is necessary to provide an oscillator, the number of parts increases, and the design must take into account the influence of each oscillator on each other, leading to a problem of higher costs.
本発明の目的は、基準周波数発振器に変調をかける必要
を無くして上述した問題を解消した周波数シンセサイザ
を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a frequency synthesizer that eliminates the need to modulate a reference frequency oscillator and eliminates the above-mentioned problems.
本発明の周波数シンセサイザは、変調端子を持つ電圧制
御発振器と、この電圧制御発振器の出力を分周する第１
の分周器と、基準周波数信号を発生ずる基準周波数発振
器と、この基準周波数発振器の出力を分周する第２０分
周器と、前記第１の分周器と前記第２の分周器の出力の
位相を比較し位相差に対応した信号を出力する位相比較
器と、この位相比較器の出力信号に応して前記電圧制御
発振器に制御電圧を与えるループフィルタと、前記電圧
制御発振器の変調端子にデータを送出するデータ送出回
路と、このデータ送出回路にデータ送出指令を出す制御
回路とを備える周波数シンセサイザに、該制御回路から
送出される制御信号によって電圧制御発振器の制御電圧
を保持する手段を付設した構成としている。The frequency synthesizer of the present invention includes a voltage controlled oscillator having a modulation terminal, and a first frequency synthesizer that divides the output of the voltage controlled oscillator.
a frequency divider, a reference frequency oscillator that generates a reference frequency signal, a 20th frequency divider that divides the output of the reference frequency oscillator, and the first frequency divider and the second frequency divider. a phase comparator that compares the phases of outputs and outputs a signal corresponding to the phase difference; a loop filter that applies a control voltage to the voltage controlled oscillator in accordance with the output signal of the phase comparator; and modulation of the voltage controlled oscillator. Means for holding a control voltage of a voltage controlled oscillator by a control signal sent from the control circuit in a frequency synthesizer that includes a data sending circuit that sends data to a terminal and a control circuit that issues a data sending command to the data sending circuit. It is configured with an attached.
この電圧制御発振器の制御電圧を保持する手段は、位相
比較器とループフィルタとの間に介挿したスイッチ回路
で構成し、制御信号によって該スイッチ回路をＯＦＦす
るように構成することができる。The means for holding the control voltage of the voltage controlled oscillator can be constructed by a switch circuit inserted between the phase comparator and the loop filter, and can be configured to turn off the switch circuit in response to a control signal.
また、第１の分周器と位相比較器との間に第１のゲート
回路を介挿し、基準周波数発振器と第２０分周器との間
に第２のゲート回路を介挿し、これらのゲート回路を制
御信号によって閉じるように構成してもよい。Further, a first gate circuit is inserted between the first frequency divider and the phase comparator, a second gate circuit is inserted between the reference frequency oscillator and the 20th frequency divider, and these gate circuits are inserted between the reference frequency oscillator and the 20th frequency divider. The circuit may be configured to be closed by a control signal.
［作用］
本発明によれば、データ送出回路が、ＰＬＬループのカ
ノトオフ周波数以下の周波数成分を持つデータを送出す
るとき−に、制御回路からの制御信号によって電圧制御
発振器の制御電圧を保持してループをオープンにするこ
とで、低い周波数でフラットな周波数特性を得ることが
でき、該データの変調を実現する。[Operation] According to the present invention, when the data sending circuit sends out data having a frequency component lower than the cut-off frequency of the PLL loop, the control voltage of the voltage controlled oscillator is held by the control signal from the control circuit. By opening the loop, a flat frequency characteristic can be obtained at low frequencies, and modulation of the data can be realized.
また、ゲート回路を介挿してこれを閉じることにより、
ループ復帰時における周波数のゆらぎを防止する。Also, by inserting a gate circuit and closing it,
Prevents frequency fluctuation when returning to the loop.
〔実施例］ 次に、本発明を図面を参照して説明する。〔Example] Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のブロック図であり、第２図
に示した従来構成と同一または均等部分には同一符号を
付してある。即ち、電圧制御発振器ｌの出力は第１の分
周器２で分周し、また基準周波数発振器５の出力は第２
の分周器４で分周し、それぞれの出力を位相比較器３に
入力し、ここから両者の位相誤差に比例した信号を出力
する。この信号はループフィルタ６を通して電圧制御発
振器ｌに帰還させる。また、データ送出回路８からのデ
ータ信号は制御回路７からの指示により変調信号として
電圧制御発振器１の変調端子に入力される。FIG. 1 is a block diagram of an embodiment of the present invention, and parts that are the same or equivalent to the conventional configuration shown in FIG. 2 are given the same reference numerals. That is, the output of the voltage controlled oscillator l is divided by the first frequency divider 2, and the output of the reference frequency oscillator 5 is divided by the second frequency divider 2.
The frequency is divided by a frequency divider 4, and the respective outputs are input to a phase comparator 3, which outputs a signal proportional to the phase error between the two. This signal is fed back to the voltage controlled oscillator l through a loop filter 6. Further, the data signal from the data sending circuit 8 is inputted as a modulation signal to the modulation terminal of the voltage controlled oscillator 1 according to an instruction from the control circuit 7.
ここで、前記電圧制御発振器１と第１の分周器２の間に
第１のゲート回路９を介挿し、また基準周波数発振器５
と第２の分周器４との間にも第２のゲート回路１１を介
挿する。また、位相比較器３とループフィルタ６との間
には、電圧制御発振器１の制御電圧を保持する手段とし
てのスイッチ回路１１を介挿している。これらのゲート
回路９．１０とスイッチ回路Ｉ１は、制御回路７から出
力される制御信号１０１により、開閉され、或いはＯＮ
，ＯＦＦされるように構成されている。Here, a first gate circuit 9 is inserted between the voltage controlled oscillator 1 and the first frequency divider 2, and a reference frequency oscillator 5
A second gate circuit 11 is also inserted between the frequency divider 4 and the second frequency divider 4. Furthermore, a switch circuit 11 is inserted between the phase comparator 3 and the loop filter 6 as a means for holding the control voltage of the voltage controlled oscillator 1. These gate circuits 9 and 10 and the switch circuit I1 are opened/closed or turned ON by a control signal 101 output from the control circuit 7.
, is configured to be turned off.
この構成によれば、データ送出回路８からスプリットフ
ェーズ信号が送出されているときは、制御回路７から制
御信号が出力されず、ゲート回路９，ＩＯは開き、スイ
ッチ回路１１はＯＮＬている。このときの動作は、従来
例で説明した動作と同じであり、ループフィルタ６の定
数は、変調周波数特性がビットレートの半分の周波数（
１００ｂｐｓの場合は５０ＨＺ）までフラットになる様
に選ばれる。According to this configuration, when the split phase signal is being sent from the data sending circuit 8, no control signal is output from the control circuit 7, the gate circuits 9 and IO are open, and the switch circuit 11 is in the ONL state. The operation at this time is the same as that described in the conventional example, and the constant of the loop filter 6 is such that the modulation frequency characteristic is the frequency (
In the case of 100bps, it is selected so that it is flat up to 50Hz).
一方、この状態でＮＲＺ信号の様にスプリントフェーズ
信号よりも低い周波数成分を持つデータを電圧制御発振
器１の変調端子に加えると十分な周波数偏移が得られな
い。そこで制御回路７がデータ送出回路８にＮＲＺ信号
のデータを送出する指令を出す時は、同時に制御信号１
０１によりゲート回路９．１０を閉じ、スイッチ回路１
ｌをＯＦＦＬてループをオープン状態にする。これによ
り変調周波数特性が低い周波数でフラットになりＮＲＺ
信号でも送ることができる様になる。On the other hand, if data having a frequency component lower than that of the sprint phase signal, such as an NRZ signal, is applied to the modulation terminal of the voltage controlled oscillator 1 in this state, a sufficient frequency shift cannot be obtained. Therefore, when the control circuit 7 issues a command to the data sending circuit 8 to send the data of the NRZ signal, the control signal 1 is simultaneously sent.
01 closes gate circuit 9.10 and switches circuit 1
Turn l OFF to open the loop. This makes the modulation frequency characteristics flat at low frequencies, resulting in NRZ
It will also be possible to send signals.
そして、ＮＲＺ信号を送り終わると制御回路７は制御信
号１０１の送出を止め、再度ゲート回路９，ＩＯが開き
、スイッチ回路Ｉ１はＯＮする。After sending the NRZ signal, the control circuit 7 stops sending the control signal 101, the gate circuits 9 and IO are opened again, and the switch circuit I1 is turned on.
なお、ループをオープンにするだけであれば、スイッチ
回路１１のＯＮ／ＯＦＦで行えるが、これでは再度ルー
プをかけた時に位相比較器３の入力に位相差が生じてい
るために、周波数がゆらいでしまう場合がある。ここで
は、ループをオープンにした時に、同時にゲート回路９
．１０を閉して分周器２，４の入力を保持するために、
位相比較器３に位相差が出るのを抑え、周波数のゆらぎ
を防止している。If you just want to open the loop, you can do it by turning the switch circuit 11 ON/OFF, but in this case, when the loop is applied again, there will be a phase difference in the input of the phase comparator 3, so the frequency will fluctuate. It may happen. Here, when the loop is opened, the gate circuit 9
．． 10 to maintain the inputs of dividers 2 and 4,
This suppresses the appearance of a phase difference in the phase comparator 3 and prevents frequency fluctuations.
以上説明したように本発明は、制御回路からの制御信号
によって電圧制御発振器の制御電圧を保持する手段を設
けることにより、ＮＲＺ信号のように低い周波数成分を
持つデータを送出する時に、制御電圧を保持するととも
にＰＬＬのループをオープンにすることにより、低い周
波数でフラットな周波数特性を得ることができ、該デー
タの送出を実現可能とする。これにより、従来必要であ
った変調端子付きの基準周波数発振器を不要とし、送受
用の周波数シンセサイザでの共用を可能にする等、通信
機器の価格を低減できる効果がある。As explained above, the present invention provides a means for holding the control voltage of the voltage controlled oscillator using the control signal from the control circuit, thereby making it possible to maintain the control voltage when transmitting data having a low frequency component such as an NRZ signal. By holding this and opening the PLL loop, a flat frequency characteristic can be obtained at a low frequency, making it possible to transmit the data. This eliminates the need for a reference frequency oscillator with a modulation terminal, which was conventionally necessary, and enables shared use with a frequency synthesizer for transmitting and receiving, which has the effect of reducing the cost of communication equipment.
また、ゲート回路を介挿してこれを閉じることにより、
ループ復帰時における周波数のゆらぎを防止することも
できる。Also, by inserting a gate circuit and closing it,
It is also possible to prevent frequency fluctuations when returning to the loop.
第１図は本発明の一実施例のブロック図、第２図は従来
の周波数シンセサイザのブロック図、第３図はＰＬＬ周
波数シンセサイザにおける変調周波数特性図である。
１・・・電圧制御発振器、２・・・第１の分周器、３・
・・位相比較器、４・・・第２の分周器、５・・・基準
周波数発振器、６・・・ループフィルタ、７・・・制御
回路、８・・・データ送出回路、９・・・第１のゲート
回路、１０・・・第２のゲート回路、１１・・・スイッ
チ回路、１２・・・減衰器、１０１・・・制御信号。
第
１
図FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a block diagram of a conventional frequency synthesizer, and FIG. 3 is a diagram of modulation frequency characteristics in a PLL frequency synthesizer. DESCRIPTION OF SYMBOLS 1... Voltage controlled oscillator, 2... First frequency divider, 3...
... Phase comparator, 4... Second frequency divider, 5... Reference frequency oscillator, 6... Loop filter, 7... Control circuit, 8... Data sending circuit, 9... - First gate circuit, 10... Second gate circuit, 11... Switch circuit, 12... Attenuator, 101... Control signal. Figure 1
Claims (1)
振器の出力を分周する第１の分周器と、基準周波数信号
を発生する基準周波数発振器と、この基準周波数発振器
の出力を分周する第２の分周器と、前記第１の分周器と
前記第２の分周器の出力の位相を比較し位相差に対応し
た信号を出力する位相比較器と、この位相比較器の出力
信号に応じて前記電圧制御発振器に制御電圧を与えるル
ープフィルタと、前記電圧制御発振器の変調端子にデー
タを送出するデータ送出回路と、このデータ送出回路に
データ送出指令を出す制御回路と、この該制御回路から
送出される制御信号によって前記電圧制御発振器の制御
電圧を保持する手段を備えることを特徴とする周波数シ
ンセサイザ。 ２、電圧制御発振器の制御電圧を保持する手段は、位相
比較器とループフィルタとの間に介挿したスイッチ回路
であり、制御信号によって該スイッチ回路をＯＦＦする
ように構成してなる特許請求の範囲第１項記載の周波数
シンセサイザ。 ３、第１の分周器と位相比較器との間に第１のゲート回
路を介挿し、基準周波数発振器と第２の分周器との間に
第２のゲート回路を介挿し、これらのゲート回路を制御
信号によって閉じるように構成してなる特許請求の範囲
第１項又は第２項記載の周波数シンセサイザ。[Claims] 1. A voltage controlled oscillator having a modulation terminal, a first frequency divider that divides the output of this voltage controlled oscillator, a reference frequency oscillator that generates a reference frequency signal, and this reference frequency oscillator. a second frequency divider that frequency divides the output of the first frequency divider and the second frequency divider, and a phase comparator that compares the phases of the outputs of the first frequency divider and the second frequency divider and outputs a signal corresponding to the phase difference; A loop filter that applies a control voltage to the voltage controlled oscillator in accordance with the output signal of the phase comparator, a data sending circuit that sends data to the modulation terminal of the voltage controlled oscillator, and a data sending command that issues a data sending command to the data sending circuit. A frequency synthesizer comprising: a control circuit; and means for holding the control voltage of the voltage controlled oscillator using a control signal sent from the control circuit. 2. The means for holding the control voltage of the voltage controlled oscillator is a switch circuit inserted between the phase comparator and the loop filter, and the switch circuit is configured to be turned off by a control signal. Frequency synthesizer according to range 1. 3. A first gate circuit is inserted between the first frequency divider and the phase comparator, a second gate circuit is inserted between the reference frequency oscillator and the second frequency divider, and these 3. A frequency synthesizer according to claim 1, wherein the gate circuit is configured to be closed by a control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014248A JP2867532B2 (en) | 1990-01-24 | 1990-01-24 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014248A JP2867532B2 (en) | 1990-01-24 | 1990-01-24 | Frequency synthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218104A true JPH03218104A (en) | 1991-09-25 |
| JP2867532B2 JP2867532B2 (en) | 1999-03-08 |
Family
ID=11855788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014248A Expired - Lifetime JP2867532B2 (en) | 1990-01-24 | 1990-01-24 | Frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867532B2 (en) |
-
1990
- 1990-01-24 JP JP2014248A patent/JP2867532B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867532B2 (en) | 1999-03-08 |
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