JPH03217118A - Logical amplifier - Google Patents

Abstract

PURPOSE:To obtain a stable and noiseless output waveform by providing loads for the earth line and the power line of a logical amplifier and connecting plural field effect transistors FETs to the node divided to plural potentials by resistors. CONSTITUTION:When the signal shown by (a) in the Figure is inputted to an input part 6, the potential of an output part 7 is first pulled up by all of FETs 11, 12, 41, 42, and 43. Therefore, the potential is very quickly raised. When the node potential shown by (c) in the figure exceeds a potential V1 which is lower than the potential of A by the threshold potential of the FET 43, the FET 43 is turned off, and hereafter, the potential is pulled up by FETs 41, 42, 11, and 12, At this time, the inclination of the waveform is reduced by turning-off of the FET 43. The impedance is stepwise increased as the potential rises, thereby obtaining the stable output waveform.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高速に論理増幅をする際に発生する電源線．
接地線のノイズを低減する事を可能とする論理増幅器に
関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to power lines generated during high-speed logic amplification.
This invention relates to a logic amplifier that makes it possible to reduce ground line noise.

従来の技術 近年、論理回路動作の高速化に伴い発生する電源線，接
地線のノイズが、その安定動作に大きな悪影響を及ぼし
つつある。BACKGROUND OF THE INVENTION In recent years, as logic circuits operate at higher speeds, noise from power supply lines and ground lines has been having a significant negative impact on the stable operation of logic circuits.

以下に従来の論理増幅器について説明する。A conventional logic amplifier will be explained below.

第３図は従来の論理増幅器、特にその負論理増幅器を示
すものである。第３図において、１１はＰ型電界効果型
トランジスタ、２１はＮ型電界効果型トランジスタであ
る。６は、この負論理増幅器の入力部であり、７は出力
部である。電界効果型トランジスタ１１．１２は、それ
ぞれゲート端子およびドレイン端子を共通接続されてお
り、Ｐ型電界効果型トランジスタ１１のソース端子は電
源線に、Ｎ型電界効果型トランジスタ２１は接地線に接
続されている。FIG. 3 shows a conventional logic amplifier, particularly a negative logic amplifier. In FIG. 3, 11 is a P-type field effect transistor, and 21 is an N-type field effect transistor. 6 is an input section of this negative logic amplifier, and 7 is an output section. The field effect transistors 11 and 12 have their gate terminals and drain terminals commonly connected, the source terminal of the P type field effect transistor 11 is connected to a power supply line, and the N type field effect transistor 21 is connected to a ground line. ing.

以上のように構成された論理増幅器について、以下その
動作について説明する。The operation of the logic amplifier configured as above will be explained below.

まず、入力部６が電源電圧である時は、電界効果型トラ
ンジスタ１１は、ドレインとソース間がオフ状態であり
、Ｎ型電界効果型トランジスタ２１はドレイン・ソース
間がオン状態となるため、出力部７には、接地電位が現
われる。次に、入力部６が電源電圧電位より、接地電位
へ遷移するにつれ、逆にＰ型電界効果型トランジスタ１
１はオン状態に、そしてＮ型電界効果型トランジスタ２
１はオフ状態になるため、出力部７は、電源電圧まで電
位が引き上げられる。また、入力部６が、接地電位より
電源電圧電位へ遷移する際には逆に出力部７は、電源電
圧より、接地電位へ引き下げられる。First, when the input section 6 is at the power supply voltage, the field effect transistor 11 is in an off state between its drain and source, and the N type field effect transistor 21 is in an on state between its drain and source, so that the output At section 7, a ground potential appears. Next, as the input section 6 transitions from the power supply voltage potential to the ground potential, the P-type field effect transistor 1
1 is in the on state, and N-type field effect transistor 2
1 is in the off state, the potential of the output section 7 is raised to the power supply voltage. Further, when the input section 6 makes a transition from the ground potential to the power supply voltage potential, the output section 7 is lowered from the power supply voltage to the ground potential.

発明が解決しようとする課題 しかしながら上記の従来の構成では、大きな負荷と駆動
したり、論理増幅のスピードを上げるために、電界効果
型トランジスタ１１や２１のサイズを大きくして電流駆
動能力を増大させると、出力部７の電位振幅にアンダー
シニート・オーバーシニートが発生し、次段の増幅器へ
の信号伝達に悪影響を及ぼしたり、電源線ならびに接地
線にノイズを発生させ周辺の他の増幅器に悪影響を及ぼ
すという欠点を有していた。Problems to be Solved by the Invention However, in the conventional configuration described above, in order to drive a large load or increase the speed of logic amplification, the size of the field effect transistors 11 and 21 is increased to increase the current driving capability. When this occurs, undersineat and oversineat occur in the potential amplitude of the output section 7, which adversely affects signal transmission to the next stage amplifier, and generates noise in the power supply line and ground line, causing interference with other nearby amplifiers. It had the disadvantage of having a negative impact.

本発明は、上記従来の問題点を解決するもので、電源線
，接地線にノイズがのらない、極めて安定にかつ高速に
動作する論理増幅器を提供する事を目的とする。The present invention solves the above-mentioned conventional problems, and aims to provide a logic amplifier that does not generate noise on the power supply line or the ground line and operates extremely stably and at high speed.

課題を解決するための手段 この目的を達成するために、本発明の論理増幅器は、従
来の論理増幅器に対して、電源線，接地線に対し直列に
、複数の電界効果型トランジスタからなる負荷が接続さ
れ、その負荷のインピーダンスを変化させるように、複
数の電位に抵抗分割されたノードに、各複数の電界効果
型トランジスタが接続された構成を有している。Means for Solving the Problems To achieve this object, the logic amplifier of the present invention differs from conventional logic amplifiers in that it has a load consisting of a plurality of field effect transistors in series with the power supply line and the ground line. A plurality of field-effect transistors are each connected to a node that is resistance-divided into a plurality of potentials so as to change the impedance of the load.

作用 この構成によって、電源電圧電位に出力部の電位を引き
上げる場合、最初引き上げ始めには、低インヒーダンス
負荷で速やかに引き上げる事になるが、電源電圧電位に
近づくにつれ、段階的に高インピーダンスになる負荷で
引き上げる事になり、出力部はノイズのない極めて安定
な信号波形を得る事ができる。Effect With this configuration, when raising the potential of the output section to the power supply voltage potential, at first, the voltage is raised quickly with a low impedance load, but as it approaches the power supply voltage potential, the impedance increases gradually. This means that the output section can obtain an extremely stable signal waveform with no noise.

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.

第１図は、本発明の第１の実施例における論理増幅器、
特にその負論理増幅器を示すものである。第１図におい
て、１１．１’２はＰ型電界効果型トランジスタであり
、２１，４１，４２．４３はＮ型電界効果型トランジス
タである。また３１，３２．３３は抵抗素子であり、６
はこの負論理増幅器の入力部、７は出力部を示す。電界
効果型トランジスタ１１および１２のゲートおよびドレ
イン部は、それぞれ共通接続し、前者は入力部６に、後
者は出力部７に接続される。Ｐ型電界効果型トランジス
タ１１のソース部は、電界効果型トランジスタ４１，４
２．４３のソース部に共通接続する。そして、電界効果
型トランジスタ４１，４２．４３の各ドレイン部とゲー
ト部は接続され、それぞれ電源線，抵抗分割されたノー
ドＡ，Ｂに接続される。電界効果型トランジスタ１２は
、ゲートおよびドレイン部を電界効果型トランジスタ１
１．２１のゲート・ドレイン部に接続され、ソース部は
電源線に接続された構成となっている。FIG. 1 shows a logic amplifier in a first embodiment of the present invention,
In particular, it shows the negative logic amplifier. In FIG. 1, 11.1'2 is a P-type field effect transistor, and 21, 41, and 42.43 are N-type field effect transistors. Further, 31, 32, and 33 are resistance elements, and 6
indicates the input section of this negative logic amplifier, and 7 indicates the output section. The gates and drains of the field effect transistors 11 and 12 are connected in common, the former being connected to the input section 6 and the latter to the output section 7. The source part of the P-type field effect transistor 11 is connected to the field effect transistors 41 and 4.
2. Commonly connect to the source section of 43. The drain portions and gate portions of the field effect transistors 41, 42, and 43 are connected to a power supply line and resistance-divided nodes A and B, respectively. The field effect transistor 12 has a gate and a drain portion similar to the field effect transistor 1.
1.21 is connected to the gate/drain part, and the source part is connected to the power supply line.

以上のように構成された論理増幅器について、以下その
動作について、第４図を参照しながら説明する。The operation of the logic amplifier configured as described above will be explained below with reference to FIG.

第４図（ａ）に示す信号が入力部６に入力された場５ 合、まず、出力部７の電位は、電界効果型トランジスタ
１１．１２，４１，４２．４３のすべてによって、引き
上げられるため、極めて速く電位が上昇する。ここで、
第１図Ｃのノード電位が、Ａの電位より、電界効果型ト
ランジスタ４３のしきい値電圧の分だけ低い電位Ｖｌ以
上になると、電界効果型トランジスタ４３はオフ状態に
なり、以降は、電界効果型トランジスタ４１，４２，１
１．１２で電位を引き上げる。この時、電界効果型トラ
ンジスタ４３がオフになった分、電源電圧に引き上げる
インピーダンスは増大し、波形の傾きは小さくなる。さ
らに、第４図Ｂの電位より、電界効果型トランジスタ４
２のしきい値電圧の分だけ低い電位ｖ２以上になると、
電界効果型トランジスタ４２がオフ状態となり、以後電
界効果型トランジスタ４１．１１．１２で、出力部７の
電位を引き上げる。さらに、電位が上がり、電源電圧よ
り、電界効果型トランジスタ４１のしきい値電圧の分だ
け低い電位ｖ１以上になると、電界効果型トランジスタ
１２だけで、電源電圧電位まで引き６ 上げる。この電界効果型トランジスタ１２は、最終的に
、出力部７を電源電圧まで引き上げるためだけに、用い
られる。When the signal shown in FIG. 4(a) is input to the input section 6, the potential of the output section 7 is first raised by all of the field effect transistors 11, 12, 41, 42, and 43. , the potential rises extremely quickly. here,
When the node potential in FIG. type transistor 41, 42, 1
1. Raise the potential at 12. At this time, since the field effect transistor 43 is turned off, the impedance for pulling up the power supply voltage increases and the slope of the waveform becomes smaller. Furthermore, from the potential of FIG. 4B, the field effect transistor 4
When the potential reaches v2 or higher, which is lower by the threshold voltage of 2,
The field effect transistor 42 is turned off, and thereafter the potential of the output section 7 is raised by the field effect transistors 41.11.12. Further, when the potential increases and becomes equal to or higher than the potential v1, which is lower than the power supply voltage by the threshold voltage of the field effect transistor 41, the field effect transistor 12 alone raises it to the power supply voltage potential. This field effect transistor 12 is ultimately used only to pull up the output section 7 to the power supply voltage.

以上のように本実施例によれば、接地電位から、電源電
圧電位へ引き上げる負荷インピーダンスを、電位が上昇
するにつれ段階的に増大させる事により、第４図ｉｂ）
に示す従来例の様にオーバーシュートを発生する事なく
、第４図（Ｃ）に示す様な安定した出力波形を得る事か
できる。As described above, according to this embodiment, the load impedance that is pulled up from the ground potential to the power supply voltage potential is increased stepwise as the potential rises, thereby increasing the load impedance (see FIG. 4 ib).
A stable output waveform as shown in FIG. 4(C) can be obtained without overshoot occurring as in the conventional example shown in FIG.

以下本発明の第２の実施例について図面を参照しながら
説明する。A second embodiment of the present invention will be described below with reference to the drawings.

第２図は、本発明の第２の実施例を示す論理増幅器特に
その負論理増幅器を表わしたものである。同図において
、１１．１２はＰ型電界効果型トランジスタであり、２
１，４１，４２．４３はＮ型電界効果型トランジスタ、
そして３１，３２．３３は抵抗素子である。以上は、第
１図の構成と同様なものである。第１図の構成と異なる
のは、接地線側にＮ型電界効果型トランジスタ２２、Ｐ
型電界効果型トランジスタ５１，５２，５３、抵抗素子
３４．３５．３６を電源線と対称に設けた点である。FIG. 2 shows a logic amplifier, particularly a negative logic amplifier, showing a second embodiment of the present invention. In the figure, 11.12 is a P-type field effect transistor, and 2
1, 41, 42. 43 are N-type field effect transistors,
And 31, 32, and 33 are resistance elements. The above configuration is similar to the configuration shown in FIG. The difference from the configuration in FIG. 1 is that an N-type field effect transistor 22 and a P
This is because field effect transistors 51, 52, 53 and resistive elements 34, 35, and 36 are arranged symmetrically with respect to the power supply line.

上記のように構成された半導体装置について、以下その
動作を説明する。The operation of the semiconductor device configured as described above will be described below.

第１の実施例が、接地電位から電源電圧電位へ出力部電
位が遷移する際にのみ有効であったのが、第２の実施例
では、電源電圧電位より接地電位へ遷移する際にも、有
効に働くようにしたものである。この場合の動作は、第
１の実施例を接地電位に対して適用したものに相当し、
同様に考える事ができる。While the first embodiment was effective only when the output part potential transitioned from the ground potential to the power supply voltage potential, the second embodiment is effective even when the output part potential transitions from the power supply voltage potential to the ground potential. It is designed to work effectively. The operation in this case corresponds to the first embodiment applied to the ground potential,
You can think the same way.

以上の様に、電源線側だけでなく、接地線側にも、イン
ピーダンスを可変する電界効果型トランジスタを設ける
事により、接地電位と電源電圧電位のどちらへの遷移で
も、オーバーシュート・アンダーシュートのない安定し
た出力波形を得る事ができる。As described above, by providing field-effect transistors with variable impedance not only on the power line side but also on the ground line side, overshoots and undershoots can be prevented in transitions to either the ground potential or the power supply voltage potential. A stable output waveform can be obtained.

なお、第１，第２の実施例において、さらに多くの電界
効果型トランジスタを用いてもよい。Note that in the first and second embodiments, more field effect transistors may be used.

さらに、負論理増幅器だけでなく、他の論理増幅器に用
いてもよいのは、言うまでもない。Furthermore, it goes without saying that the present invention can be used not only for negative logic amplifiers but also for other logic amplifiers.

発明の効果 以上のように、本発明は、論理増幅器の接地線，電源線
に対する負荷を設け、その負荷のインピーダンスを変化
させるように、複数の電位に抵抗分割されたノードに、
複数の電界効果型トランジスタがそれぞれ接続された構
成をとる事により、電源ノイズを抑え、かつ安定でノイ
ズのない出力波形を得る事ができる。Effects of the Invention As described above, the present invention provides a load for the ground line and power supply line of a logic amplifier, and connects a node resistively divided into a plurality of potentials so as to change the impedance of the load.
By adopting a configuration in which a plurality of field effect transistors are connected to each other, power supply noise can be suppressed and a stable and noise-free output waveform can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は第１の実施例における論理増幅器の負論理増幅
器の回路図、第２図は第２の実施例における論理増幅器
の負論理増幅器の回路図、第３図は従来の論理増幅器の
負論理増幅器の回路図、第４図は従来と本発明の出力波
形図である。 １１，１２，５１．５２．５３・・・・・・Ｐ型電界効
果型トランジスタ、２１，２２，４１．４２．４３・・
・・・・Ｎ型電界効果型トランジスタ、３１，３２，３
３，３４，３５．３６・・・・・・抵抗素子、６・・・
・・・入力部、７・・・・・・出力部。 ９ 第 ２ 図 第 ３ 図FIG. 1 is a circuit diagram of a negative logic amplifier of a logic amplifier in the first embodiment, FIG. 2 is a circuit diagram of a negative logic amplifier of a logic amplifier in a second embodiment, and FIG. 3 is a circuit diagram of a negative logic amplifier of a conventional logic amplifier. The circuit diagram of the logic amplifier, FIG. 4, is an output waveform diagram of the conventional and the present invention. 11, 12, 51.52.53... P-type field effect transistor, 21, 22, 41.42.43...
...N-type field effect transistor, 31, 32, 3
3, 34, 35. 36... Resistance element, 6...
...Input section, 7...Output section. 9 Figure 2 Figure 3

Claims (1)

【特許請求の範囲】[Claims] 電源線もしくは接地線と、電源電圧を抵抗分割した複数
のノードとの間に、複数の可変インピーダンス負荷をそ
れぞれ接続したことを特徴とする論理増幅器。A logic amplifier characterized in that a plurality of variable impedance loads are connected between a power supply line or a ground line and a plurality of nodes obtained by dividing the power supply voltage by resistance.