JPH03205691A - Semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To increase the degree of integration and to shorten the memory cycle time by providing a latch circuit which fetches the output signal of a decoder circuit and holds it and a driving circuit which generates a select signal. CONSTITUTION:The latch function is not given to the address buffer of a bipolar RAM (random access memory) or the like, but the latch function to fetch and hold the decoded result of an address signal is given to address decoders or address driving circuits XD and YD which receive output signals of these decoders. Consequently, the decoding processing time of address decoders XAD and YAD and the transmission delay time of related signal wirings or the like are eliminated from the transmission delay time which is required for settlement of a word line select signal or a data line select signal after validation of a start control signal like a chip enable signal. Thus, the cycle time of the bipolar RAM or the like is shortened, and the performance of an ASIC (application specific integrated circuits) memory including the bipolar RAM is improved.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、特に半導体紀
憶装置、例えば、Ａ　Ｓ　Ｉ　Ｃ　（　Ａｐｐｌｉｅｓ
−ｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔ＠ｄ
　Ｃｉｒｃｕｉｔｓ）メモリを構成する高速バイボー？
ｆｆｉＲＡＭ（ランダムアクセス・メモリ）Ｉに利用し
て特に有効な技術に関するものである． 〔従来の技術〕 Ｅ　Ｃ　Ｌ　（　Ｅｍｉｔｔ＠ｒ　Ｃｏｕｐｌ＠ｄ　Ｌ
ｏｇｉｃ　）　　シリーズゲート回路を基本構成とする
バイボーラ型ＲＡＭがある．また、このようなバイボー
ラ型ＲＡＭと、所定の論理ブロックとを組み合わせたＡ
ＳＩＣメモリがある． 日本特許公開公報第６３−３０８７８９号．公開日１９
８８年１２月１６日，は，Ｘ系及びＹ系アドレスバッフ
ァ回路にラッチ機能を持たせたバイポ・ラ型ＲＡＭが開
示されている． し′人　１； 宿 白 ？記ＡＳＩＣメモリ等では、バイボーラＷＲＡＭＫ与え
られるアドレス信号をその内部において取り込み保持す
ることが、システムの柔軟性を高めかつバイポーラ！Ｉ
ＲＡＭ等のメモリサイクルを実質的に高速化する上で効
果的とされる．このため、上記に配載されるような従来
のバイボー２！Ｉ！ＲＡＭでは、第７ｗＪＫ二重枠で示
されるように、Ｘアトレスバク７アＸＡＢ及びＹアドレ
スバッファＹＡＢ内にＸアドレス信号ＡＸＯ〜ＡＸｉ又
はＹ７ドレス信号ＡＹＯ〜ＡＹｊを取り込み、保持する
ラッチ回路が設げられる．これらのツクチ回路は、第５
図に示されるよ５Ｋ，例えばテップイネープル信号ＣＥ
をもと■形威されるタイミング信号φｍｂに従って、対
応するＸアドレス信号ＡＸＯ〜ＡＸｉ又はＹアドレス信
号ＡＹＯ−ＡＹｊを取り込み、これをもとに、各アドレ
スデコーダのデコード処理に必要な相補内部アドレス信
号ＩＸＯ〜ａｘｉ又はａ７０〜ａｙｊ（ここで、例えば
非反転内部アドレス信号ａＸＯ及び反転内部アドレス信
号ａＺＯをあわせて相補内部アドレス信号龜ｇｏのよう
に表す．以下同様）を形或する．また、日本特許公開公
麺第５８−２３３８５は、低消費電力化の為に、Ｘ系デ
コーダ回路の出力をラッチするラッチ回路Ｌ１〜Ｌ２　
及ひ上記ラッチ回路がＸ系デコーダの出力信号を、クロ
クク信号ＣＬＫに応答して、取り込む以前に上記Ｘ系デ
コーダの出力信号に従って択一的に動作状態とされるス
イッテ回路ＳＷＩ〜ＳＷ２　　を含むパイボーラ型ＲＡ
Ｍを開示している． さらに、日本特許公開公報第５９−６０７９２号は、Ｘ
系パッ７ア回路３とＸ系デコーダ４Ｋマスク・スレープ
型フリップフロップ１６．１７を組み込ませたバイボー
５型ＲＡＭを開示している．〔発明が解決しようとする
課題〕 ＡＳＩＣメモリを含むシステムの高速化が進み、バイホ
ー？　Ｗ　Ｒ　Ａ　Ｍが高速化されるにしたがって、次
のような８ＩｌｌＬ点が生じることが、発明者によって
明らかとされた．すなわち、ＸアドレスバッファＸＡＢ
及びＹアドレスバッファＹＡＢにラッチ機能を持たせた
バイボーラ型ＲＡＭでは、第５図に示されるように、チ
ップイネーブル信号ＣＥが有効とされてからワード線選
択信号ＷＯ〜Ｗｍ又はデータｍ選択信号ＹＯ−Ｙｎが確
立されるまでの間に、２ｙチの動作遅延時間や各相補内
部アドレス信号の伝達遅延時間ならびにＸアドレスデコ
ーダＸＡＤ及ひＹアドレスデコーダＹＡＤのデコード処
理時間等に起因する比較的大きた伝達遅延時間ｔ　Ｄ　
２が存在する．したがって、バイボーラ型ＲＡＭとして
の実質的なサイクルタイムｔｃｙ　２は、ほぼ上記伝達
遅延時間ｔＤ２にバイボーラ型ＲＡＭの書き込み又は読
み出し動作に要する実行時間ｔｌｃＸを加えた時間、す
なわち、ｔｃＹ　２　ｈｑ　ｔＤ２＋ｔ罵Ｘ となる．このため、バイボーラ型ＲＡＭの高速化が制限
され、結果的にＡＳＩＣメモリあるいはＡＳＩＣメモリ
を含むコンビエータシステムの高性能化が制限される．
言い換えるならは、バイボー９　ｆＪ　Ｒ　Ａ　Ｍのサ
イクルタイムが上記バイボーラ型ＲＡＭを含むコンビ為
一タシステムの動作速度（動作周波数）を決定している
様な場合、す々わち、上記ＲＡＭが上記コ／ピエータシ
ステムのクリティカルバスとされる場合、上記ＲＡＭの
サイクルタイムの高速化が上記伝達遅延時間ｔｌ）２に
よって制限されるので、上記ＲＡＭを含むコンビエータ
システムの高速化が制限される． 一方、高集積化にともない、バイポーラｍＲＡＭのスタ
ティック型メモリセルのレイアウト面積が縮少されるた
め、ワード線のレイアウトビクテが縮少きれる．したが
って、Ｘ系デコータ回路の出力をラクチするラッチ回路
及びスイッチ回路又は、Ｘ系アドレスバッファ及びＸ系
デコータにマスク・スレーブ型フリッフ゛フロップを設
けた上記日本特許公開公報第５８−２３３８５｛；又は
第５９−６０７９２号のバイホーラ型ＲＡＭにおいては
、上記ラッチ回路又は上記スレーブ型７り，ン．７ロッ
７が、縮少されたワード級のレイアウトビッテ内に配置
しすらいという問題点があることが、発明者の検的によ
って明らかとされた． この発拘の目的は、高集積化を計りつつメモリサイクル
の烏速化を図クたバイホーラ型ＲＡＭｅの半導体記憶装
置を提供することにある．この発明の他の目的は、バイ
ポーラｆｆｉＲＡＭを含むＡＳＩＣメモリあるいはＡＳ
ＩＣメモリヲ含むシステムの高性能化を図ることにある
．この発明の前記ならびにその他の目的とｆｒ規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう． 〔課題を解決するための手段〕 本瓢において開示される発明のうち代表的なものの概要
を簡単に説明すれは、下記の通りである．すなわち、バ
イポーラ型ＲＡＭ等のＹ系アドレスバッファロ路にラッ
チ機能を持たせず、Ｙ系アドレスデコーダ回路又はＹ系
アドレステコーグ凸路出力信号を受けるＹ系アドレス駆
動回路に、Ｙ系アドレスｆ！号のテコード結果を取り込
み、保持するラッチ機能が持たせられる．Ｘ系のアドレ
スバッファは、従来と同様に、Ｘ系のアドレスバッファ
Ｋ２ツテ機能を持たせるのかメモリセル面積の縮少化に
対処する為に有効である．すなわち、ラッチ機能を持た
ないＸ系アドレス駆動回路はそれを構成する半導体素子
（トランジスタ）の数が少くないのでＸ系アドレス駆動
回路（ワードド２イバー回路）は、縮少されたクート゛
鉋のレイアクトピッチ内に配置することができろ．尚、
Ｘ系アドレスデコーダ回路又はＸ系アドレスデコーダ回
路出力信号を受けるＸ系アドレス駆動回路にＸ系アドレ
ス信号のデコード結果を取り込み、保持するンクテ機能
が持たせられても良いことは、言うまでもない．但し、
Ｄ型ラッチの様に構威素子数が少ない回路が適当である
． 一方、Ｙ系アドレスデコーダ回路又はＹ系アドレステコ
ーダ回路加力信号を受けるＹ系アドレス駆動回路の半導
体チップ上でのレイアウトは、メモリセルの縮少化か行
なわれた場合であっても、そのメモリセルの縮少化には
それほど影響されるものではなく、比較的大きな自由度
を持つ．その為、上記Ｙ系アドレスデコーダ卸路又はそ
の出力信号を受けるＹ系アドレス駆動回路がラッチ機能
を持たせられた場合であっても、ラッチ機能が組込まれ
たＹ系アドレスデコーダ又はＹ系アドレス駆動回路は半
導体チッ１上に十分余裕を維持しつつ配置できる． 〔作用〕 上記した手段によれは、チクプイネーブル信号やクロッ
ク信号等の起動制ＩｉｌＩ信号が有効とされてからワー
ド縁選択信号又はテーター選択信号が確立されるまでの
伝達遅延時間から、各アドレステコータ゛のテコード処
理時間と関連する信号配麹遅延等を削除できるため、バ
イボー２型ＲＡＭ等のサイクルタイムを実質的に短縮で
きる．その結果、ハイホーラ型ＲＡＭ等の高速化を図り
、バイボーラ型ＲＡＭを含むＡＳＩＣメモリひいてはＡ
ＳＩＣメモリを含むシステムの高速化を図ることができ
る． 〔実施例〕 第３図には、この発四が通用されたバイポーラ型ＲＡＭ
の一笑施例の回路ブロック図が示されている．また、第
１図ならひに第２図には、第３図のバイホーラｆｆｉＲ
ＡＭのＸアドレステコーグＸＡＤ　（　ａウ（ｒｏｗ）
テコータ）及びＸアドレス駆動坦路ＸＤならびにＹアド
レスデコーダＹＡＤ（カラム（ｃｏｌｕｍｎ）デコーダ
）及びＹアドレス駆動回路ＹＤの一芙施例の回路図がそ
れぞれ示されている．さらに、第４図には、第３図のバ
イボーラ型ＲＡＭの一実施例のタイミング図か示され、
第６図には、第３図のバイホーラ型ＲＡＭのアドレス選
択系の基本的徊ａを表す概念図が示されている．これら
の図をもとに、この実施例のバイボーラ型ＲＡＭの構成
と動作の概要ならびにその特徴について説明する． この実施例のバイポーラ型ＲＡＭは、特に制限されない
が、図示されない論理ブロック等とともに、例えはアド
レス変換バッファ千キャッシュメモリ等のようｒｚＡｓ
Ｉｃメモリを構成する．このＡＳＩＣメモリは、さらに
図示されｔＬい他りユニットとともに、例えはコンピュ
ータのようなデイジタルシステムを欅成する．第１図及
び第２囚の各（ｉａｌ路素子ならひに第３囚の各ブロッ
クを鶴敗する山路素子は、ＡＳＩＣメモリの図示されな
い論理ブロック等を県成する回路素子とともに、粋に制
限されないが、単結晶シリコンのような１個の半導体基
板上に形成される． 第３図において、メモリプレイＭＡＲＹは、特に制限さ
れないが、同図の水平方向に配置されるｍ＋１本のワー
ドｋＷＯ＝Ｗｍと、垂直方向に配置されるｎ＋１組の相
補データ融ＤＯ〜Ｄｎ（ここで、例えば非反転データｔ
ｉ１ＤＯ及び反転データ＃ＤＯをあわせて相補テータ＠
ＤＯのように表す．以下同様）ならびにこれらのワード
融及び相補データ級の交点に格子状に配置される（ｍ十
ｔ）ｘ（ｎ＋１）個のメモリセルＭＣとを含む．メモリ
アレイＭＡＲＹを構戚するメモリセルＭＣは、特に制限
され々いが、第３図に例示的に示されるように、そのペ
ースとコレクタが互いに交差接続される一対ｏＮＰＮ型
の駆動ト２ンジスタＴ３及ひＴ４と、これらの駆動トラ
ンジスタのコレクタ側にそれそれ設けられるもう一対の
ＰＮＰ型の負荷トランジスタＴ１及ひＴ２とからなるフ
リップフロッフ幽路を基本構成とする．上記躯動トラン
ジスタＴ３及ひＴ４は、特に制限されないが、マルチェ
ミッタ構造とされ、それぞれ二つのエミッタを持つ．こ
のうち、一方のエミフタは共通結合され、さらに保持電
流供給線工３を介して保持電流供給回路ＩＳに結合され
る．駆動トランジスタＴ３及ひＴ４の他方のエミッタは
、メモリセルＭＣの入出力ノードときれ、対応する相補
データ線の非反転信号＠ＤＯ＝Ｄｎ又は反転信号線ＤＯ
〜Ｄｎにそれぞれ共通結合される．各メモリセルＭＣの
負荷トランジス／Ｔｌ及びＴ２のエミッタは共通結合さ
れ、さらに対応するワード線ＷＯ〜Ｗｍにそれそれ共通
結合される． 保持亀流供給回路Ｉｓは、特に制限されないが、図示さ
れない電圧発生回路から供給される基準電位ＶＣｇをも
とに、メモリセルＭＣに所定の記憶保持電流を流す機能
を持つ．この記憶保持電流はバイボーラ型ＲＡＭが非選
択状態とされるときも定常的に流されるため、そのｔｆ
Ｌ値はメモリセルＭＣが記憶テータを保持しうる程度の
比較的小さな値とされる， メモリアレイＭＢＲＹを構或するワード森ＷＯ〜Ｗｍは
、Ｘアドレス駆動回路ＸＤに結合され、択一的に選択状
態とされる． Ｘアドレス駆動回路ＸＤは、特に制限されたいが、メモ
リアレイＭＡＲＹのワード＠ＷＯ〜Ｗｍに対応して設け
られるｍ　＋　１個の単位回路ＵＸＤＯ〜ＵＸＤｍを含
む．これらの単位回路は、特κ制限されたいが、第１図
の単位回路ＵＸＤＯに代表して示されるように、一対の
差動ト２ンジスタＴ３１・Ｔ３２を基本構或とするＤ型
ラツチと、トシンジスタＴ３５及びＴ３６からなるダー
リント／出力回路とを含む． 上記差動トランジスタＴ３１及びＴ３２のコレクタは、
特に制限されたいが、ＸアドレスデコーダＸＡＤの対応
する単位回路ＵＸＡＤＯ−ＵＸＡＤｍのノードｎ１及び
ｎ２に結合される．また、トランジスタＴ３１及びＴ３
２の共通結合されたエミッタは、トランジスタＴ３３及
び定電流＃Ｓ１を介して、回路の亀源亀圧Ｖｅｅに結合
される．トランジスタＴ３１のベースは、トランジスタ
Ｔ３０及ひ抵抗Ｒ９からなるエミッタ７オロア一路？介
して、他方のノードｎ２に結合される．同様ニ、トラン
ジスタＴ３２のベースは、ト２ンジスタＴ３４及び抵抗
ＲＩＯからなる工■ツタフォロア回路を介して、他方の
ノードｎ１に結合される．トランジスタＴ３３のベース
には、タイミング発生回路ＴＧから反転タイミング信号
φＳ＆が供給される．ここで、回路の電源電圧ｖｅｅは
、特に制限されないが、−５．２Ｖのような負の亀源電
圧とされる．また、反転タイミング信号φ８ａは、通常
ハイレベルとされ、バイボー２型ＲＡＭが選択状態とさ
れるとき、ＸアドレスデコーダＸＡＤの出力信号すなわ
ちＸアドレス信号ＡＸＯ〜ＡＸｉのテコード結果が確立
される所定のタイミングで一時的にロウレベルとされる
． ＸアドレステコーダＸＡＤは、峙に制限されムいが、上
記Ｘアドレス駆動回路ＸＤの単位回路ＵＸＤＯ−ＵＸＤ
ｍに対応して設けられるｍ＋１個の単位回路ＵＸＡＤＯ
−ＵＸＡＤｍを含む．これらの単位回路は、第１図の単
位回路ＵＸＡＤＯに代表して示されるように、並列接続
されるｉ＋１個のトランジスタＴ２５〜Ｔ２７と、これ
らのトランジスタと差動形態とされるトランジスタＴ２
８を基本構或とする． トランジスタＴ２５〜Ｔ２７の共通結合されたコレクタ
は、上記ノードｎ１とされ、負荷抵抗Ｒ７を介して回路
の接地電位に結合される．また、トランジスタＴ２８の
コレクタは、上記ノードｎ２とされ、負荷抵抗Ｒ８を介
して回路の接地電位に結合される．トランジスタＴ２５
〜Ｔ２７ならびにＴ２８の共通結合されたエミクタは、
さらにトランジスタＴ２９を介して、上記Ｘアドレス駆
動回路ＸＤの対応する単位回路ＵＸＤＯ〜ＵＸＤｍのト
ランジスタＴ３３のエミッタに共通結合される．その結
果、トランジスタＴ２９は、上記トランジスタＴ３３と
差動形態とされる．トランジスタＴ２５〜Ｔ２７のベー
スには、ＸアドレスバッファＸＡＢから、非反転内部ア
ドレス信号ａｘＯ＝ａｘｉ及び反転内部アドレス信号ａ
ｘＯ〜ａｘｉが対応する所定の組み合わせでそれそれ供
給される．トランジスタＴ２８のベースには、図示され
ない電圧発生回路から、基準亀位Ｖｌｌｍが供給される
．トランジスタＴ２９のベースには、タイミング発生回
路ＴＧから、上記反転タイミング信号φｓｍの反転信号
すなわち非反転タイミング信号φｓｍが共通に供給され
る． これにより、ＸアドレスデコーダＸＡＤの単位回路ＵＸ
ＡＤＯ〜ＵＸＡＤｍは、上記非反転タイミング信号φＳ
ａがハイレベルとされトランジスタＴ２９がオン状態と
されることを条件に、五十１人力のノアゲート回路とし
て機能する．すなわち、トランジスタＴ２５〜Ｔ２７の
ペースに所定の組み合わせで供給される非反転内部アド
レス信号ａｘＯ〜ａｘｉある（・は反転内部アドレス信
号信号ａＸＯ〜ａｘｉのいずれかが基準電位Ｖｌｌ＋よ
りも高いハイレペルとされるとき、対応するトランジス
タＴ２５〜Ｔ２７のいずれかがオン状態となり、トラン
ジスタＴ２８はカットオ７状態となる．このため、トラ
ンジスタＴ２８のコレクタ丁々わちノードｎ２は、回路
の接地亀位のようなハイレヘルとされ、トランジスタＴ
２５〜Ｔ２７の共通結合されたコレクタすなわちノード
ｎ１は、定電流源３１の電流値と抵抗Ｒ７の抵抗値によ
って決まる所定のロウレベルとされる． 一方、トランジスタＴ２５〜Ｔ２７のベースに所定の組
み合わせで供給される非反転内部アドレス信号ａｘＯ〜
ａｘｉあるいは反転内部アドレス信号ａＸＯ〜ａｘｉが
すべて基準亀位Ｖｌｍよりも低いロウレベルとされると
き、トランジスタＴ２５〜Ｔ２７は一斉にカブトオフ状
態となり、代わってトランジスタＴ２８がオン状態とな
る．このため、上記ノードｎ１は、回路の接地電位のよ
うなハイレベルとされ、上記ノードｎ２は、定電流源Ｓ
１の電流値と抵抗Ｒ８の抵抗値によって決まる所定のロ
クレベルとされる．ノードｎ１及びｎ２の電位は、相補
内部信号ｘＯ〜ｚｍ（ここで、例えば非反転内部信号ｘ
Ｏ及び反転内部信号ｘＯをあわせて相補内部信号ｘＯの
ように表す．以下同様）として、上記Ｘアドレス駆動回
路ＸＤの対応する単位回路ＵＸＤＯ−ＵＸＤｍにそれそ
れ供給される． ＸアドレステコーダＸＡＤの単位回路ＵＸＡＯ〜ＵＸＡ
Ｄｍは、さらに上記Ｘアドレス駆動１路ＸＤの対応する
単位回路ＵＸＤＯ〜Ｕ　Ｘ　Ｄ　Ｉ！ｌ　（ラッチとと
もに、タイミング信号φａｌｌに従クトリガされるｉ＋
１人力のノア機能付きフリッ：フロップ回路を樽成する
．すなわち、非反転夕・ミンク信号φ１ｓ為がハイレベ
ルとされ反転タイング信号φａｍがロウレベルとされる
とき、前》のように、ＸアドレスデコーダＸＡＤの単位
回１Ｕ　Ｘ　Ａ　Ｄ　Ｏ　＝　Ｕ　Ｘ　Ａ　Ｄ　ｍが１
＋１人力のノアゲ・ト回路として機能し、その出力信号
すなわち相ネ内部信号ＸＯ〜ＸＩが、相補内部アドレス
信号１ｘＯ〜ａｘｉに従って選択的にハイレベル又は！
ウレベルとされる．これらの相補内都信号は、ノ反転タ
イミング信号φＳａがロウレベルトサレｔ転タイミンゲ
信号φ８ａがハイレベルとされることで、Ｘアドレス駆
動回路ＸＤの対応する単位Ｃ％ＵＸＤＯ〜Ｕ　Ｘ　Ｄ　
ｍのラッチに取り込まれる．これらのラッチの出力信号
は、さらに対応するノーリントン出力回路を介して伝達
され、ワード浄選択信号ＷＯ〜Ｗ第２１とされる．その
結果、メモリアレイＭＡＲＹの対応するワード＠ＷＯ−
Ｗｍが、択一的にハイレベルの選択状態とされる．Ｘア
ドレスバッファＸＡＢは、ＡＳＩＣメモリの図示されな
い論理ブロックから供給されるＸアドレス信号ＡＸＯ〜
ＡＸｉをもとに、上記相補内部アドレス信号ａｚｏ−ａ
ｘｉを形放し、ＸアドレスデコーダＸＡＤに供給する．
この実施例において、ＸアドレスバッファＸＡＢは、上
記Ｘアドレス信号ＡＸＯ−ＡＸｉを保持するラッチ機能
を有しない． 尚、上記ＸアドレスバッファＸＡＢ，Ｘアドレスデコー
ダＸＡＤ及びＸアドレス駆動回路ＸＤは、複数のワード
緑から１つの特定のワード線を選択するための第１ｊ！
！択回路と見たされる．次に、メモリアレイＶＡＲＹを
構放する相補テータ＃　Ｄ　Ｏ　〜Ｄ　ｎは、第３図の
相補データｉｋＤＯ及びＤｎに代表して示されるように
、対応する力２ム選択用トランジスタＴ１５・Ｔ１６な
いしＴｌ７・Ｔ１８を介して、対応するトランジスタＴ
２１・Ｔ２２のコレクタにそれぞれ結合される．これら
のトランジスタＴ２１−Ｔ２２は、そのエミッタに回路
の電源電圧ｖｅｅが供給されそのペースに所定のバイア
ス電圧Ｖｂ２が供給されることで、書き込み・読み出し
動作のための定電流源として機能する． トランジスタＴ１５・Ｔ１６〜Ｔ１７・Ｔ１８のベース
には、Ｙアドレス駆動回路ＹＤから対応するデータ線選
択信号ＹＯ〜Ｙｎがそれぞれ供給される．これらのデー
タ線選択信号ＹＯ−ｙｎは後述するように、通常ロウレ
ベルの非選択状態とされ、Ｙアドレス信号ＡＹＯ〜ＡＹ
ｊが対応する組み合わせとされるとき択一的にハイレベ
ルの選択状態とされる． Ｙアドレス駆動回路ＹＤは、４？に制限され々いが、メ
モリアレイＭＡＲＹの相補データ！ＤＯ〜Ｄｎに対応し
て設けられるｎ＋１個の単位回路ＵＹＤＯ〜ＵＹＤｎを
含む，これらの単位回路は、第２図の単位回路ＵＹＤＯ
に代表して示されるように、一対の差動トランジスタＴ
３１−Ｔ３２’ｋ基本構或とするＤラッテと、トランジ
スタＴ３７及びＴ３８からなる２段構成の出力エミッタ
７オロア回路とを含む．これらの単位回路は、その出力
部がダーリントン回路からエミッタ７オロア回路に置き
換えられることを除いて、上記Ｘアドレス駆動回路ＸＤ
の単位回路ＵＸＤＯ−ＵＸＤｍと同一の回路構成とされ
、同一の機能を持つ．Ｙアドレス駆動回路ＹＤの単位回
路ＵＹＤＯ〜ＵＹＤｎは、上記ＸアドレスデコーダＸＡ
Ｄと同一の回路構成とされるＹアドレスデコーダＹＡＤ
の単位回路ＵＹＡＤＯ−ＵＹＡＤｎとともに、ｊ＋１人
力のノア機能付きフ刃ツプフロッグ回路を構成する．こ
れらの７リップフロップ回路には、タイミング発生回路
ＴＧから上記非反転タイミング信号φ８ａ及び反耘タイ
ミング信号φＳａが共通に供給され、Ｙアドレスバッフ
ァＹＡＢから相補内郁アドレス信号ａｙＯ〜ａｙｊが対
応する所定の組み合わせでそれそれ供給される． これらのことがら、上記非反転タイミング信号φＳａが
ハイレベルとされ反転タイミング信号φａｍがロウレペ
ルとされるとき、ＹアドレスデコーダＹＡＤの単位回路
ＵＹＡＤＯ〜ＵＹＡＤｎはｊ＋１人力のノアゲート回路
として機能し、その出力信号すなわち相補内部信号）’
Ｏ−７ｎが、相補内部アドレス信号ａｙＯ−ａ）’ｊに
従クて選択的にハイレベル又はロウレベルとされる．こ
れらの相補内部信号は、非反転タイミング信号φ３ａが
ロウレベルとされ反転タイミング信号φ●ａがハイレベ
ルとされることで、Ｙアドレス駆動回路ＹＤの対応する
単位回路ＵＹＤＯ−ＵＹＤｎのラッチに取り込まれる．
また、さらに対応する出力エミッタ７オロア回路を介し
て伝遅され、データ線選択信号ＹＯ−Ｙｎとして、対応
する上記カラム選択用トランジスタＴ１５・ＴＩ６〜Ｔ
１７・Ｔ１８ならびにＴ１９〜Ｔ２０のペースにそれぞ
れ供給される．その結果、メモリアレイＭＡＲＹの対応
する相補データ祿ＤＯ〜Ｄｎが、択一的に選択状態とさ
れる． Ｙアドレスバクフ７ＹＡＢは、ＡＳＩＣメモリの図示さ
れない論理ブロックから供給されるＹアドレス信号ＡＹ
Ｏ〜ＡＹｊをもとに、上記相補内部アドレス信号ａｙＯ
〜ａｙｊを形威しＹアドレスデコーダＹＡＤに供給する
．この実施例において、ＹアドレスバッファＹＡＢは、
上１ｌｅＹアドレス信号ＡＹＯ〜ＡＹｊを保持するラッ
チ機能を有しない． 尚、上記ＹアドレスバッファＹＡＢ，Ｙアドレスデコー
ダＹＡＤ及びＹアドレス駆動回路は、複数対の相補デー
タ線対から１つの特定の相補データ線対を選択するため
の第２選択回路とされる．そして、上記第１及び第２選
択回路はメモリアレイＭＡＲＹ内に含まれる複数のメモ
リセルかも特定のメモリセルを選択するための選択手段
とされる． ところで、この実施例のバイボーラ型ＲＡＭには、峙に
制限されないが、相補データ森ＤＯ〜Ｄｎに所定のバイ
アス電圧を与えるための次のようなバイアス回路が設け
られる．すなわち、相補データ＃ＤＯ〜Ｄｎは、その一
方において、対応するトランジスタＴ５●Ｔ６〜Ｔ７・
Ｔ８及び抵抗Ｒ１・Ｒ２〜Ｒ３・Ｒ４を介して、回路の
電源電圧ｖｅｅに結合される．トランジスタＴ５・Ｔ６
〜Ｔ７・Ｔ８のペースはすべて共通結合され、図示され
ない電圧発生回路から所定のバイアス電圧Ｖｂｉが供給
される．これにより、トランジスタＴ５・Ｔ６〜Ｔ７・
Ｔ８及び抵抗Ｒｌ−Ｒ２〜Ｒ３・Ｒ４はそれぞれ定電流
源として機能し、対応する相補データＭＤＯ〜Ｄｎに対
して常時微小定電流の吸い込み動作を行う． 一方、相補データ＃ＤＯ〜Ｄｎは、その他方において、
対応するトランジスタＴＩ３〜Ｔ１４の第１及び第２の
エミクタにそれぞれ結合される．トランジスタＴ１３〜
ＴＩ４のコレクタは、回路の接地電位に結合される．ま
た、これらのトランジスタのペースは、直列形態とされ
るダイオードＤＩ及び抵抗Ｒ５ないしダイオードＤ２及
び抵抗Ｒ６を介して回路の接地電位に結合されるととも
に、上記カラム選択用トランジスタＴ１５・Ｔ１６〜Ｔ
１７◆Ｔ１８と並列形態とされるトランジスタＴ１９〜
Ｔ２０を介して、トランジスタＴ２５のコレクタにそれ
ぞれ結合される．トランジスタＴ２５は、そのエミッタ
が回路の電源電圧Ｖｅｅに結合されそのペースに上記バ
イアス電圧Ｖｂ２を受げることで、定電流源として機能
する．対応する相補データ線が非選択状態とされ上記デ
ータ線選択信号ＹＯ〜Ｙｎが択一的にロウレベルとされ
るとき、対応するトランジスタＴ１９〜Ｔ２０はオフ状
態となる．このため、各相補データ線の非反転信号線及
び反転信号線の電位は、ほぼダイオードＤ１〜Ｄ２の順
方向電圧にト２ンジスタＴ１３〜Ｔ１４のベース・エミ
ッタ電圧を加えた電圧にバイアスされる．一方、対応す
る相補データ線が選択状態とされ上記データ線選択信号
ＹＯ〜Ｙｎが択一的にハイレベルとされるとき、対応す
るトランジスタＴ１９〜Ｔ２０は択一的にオン状態とな
る．このため、抵抗Ｒ５〜Ｒ６には、トランジスタＴ２
５及びＴ１９〜Ｔ２０を介して、比較的大きな電流が流
される．その結果、対応するトランジスタＴ１３〜Ｔ１
４が択一的にオ７状態とｔｌり、対応する１組の相補デ
ータ線のレベルが選択されたメモリセルの記憶情報に従
った電位とされる．このとき、対応するカラム選択用ト
ランジスタＴ１５・Ｔ１６〜Ｔ１７・７１８が同時にオ
ン状態となるため、選択された相補データ線には、トラ
ンジスタＴ２１・Ｔ２２ならびにＴ１５Ｔ１６〜Ｔ１７
●Ｔ１８を介して、比較的大きなｔｆｌＬが流される．
上記ＸアドレスデコーダＸＡＤ及びＸアドレス駆動回路
ＸＤにより選択状態とされたワード縁に結合されるｎ＋
１個のメモリセルＭｅには、対応するワード線がハイレ
ペルとされることで、比較的大きな動作電流が供給され
る．したがクて、この相補テータ線の非反転信号線及び
反転信号縁のレベルは、ともに上昇しつつそのレベル差
が拡大される． この実施例のバイポーラ型ＲＡＭにおいて、相補データ
ｉｌＤｏ〜Ｄｎは、さらに第３図に例示的κ示されるよ
うに、センス用トランジスタＴ９・ＴＩＯ〜Ｔｌｌ・Ｔ
１２のエミッタにそれぞれ結合される．これらのセンス
用トランジスタのコレクタは、相補絖み出し信号！ｒの
非反転信号ｒ及び反転信号ｍｒに交互に共通結合され、
さらにセンスアンプＳＡの入力端子に結合される．同様
に、上記センス用トランジスタＴ９・ＴＩＯ〜Ｔｌｌ・
Ｔ１２のペースは、相補書き込み信号線Ｗの非反転信号
Ｗ及び反転信号線Ｗに交互に共通結合され、さらにライ
トアンプＷＡの出力端子に結合される．上記相補賽き込
み信号Ｉ１！Ｗのレベルは、パイポーラｍＲＡＭが読み
出し動作モードとされるとき、選択されたメモリセルＭ
Ｃの記憶データに従った相補データ線の読み出し信号レ
ベルのほぼ中間電位となるように設定され、読み出し動
作時における基準電位とされる．このとき、上記センス
用トランジスタＴ９・ＴＩＯ〜Ｔｌｌ●Ｔ１２は、対応
するメモリセルＭＣの駆動トランジスタＴ３・Ｔ４とと
もに差動形態とされ、センスアンプＳＡには、相補読み
出し信号ｉｒを介して選択されたメモリセルＭＣの記憶
データに応じた読み出し電流が得られる． 一方、バイポー−ｙ型ＲＡＭが書き込み動作モードとさ
れるとき、上記センス用トランジスタＴ９・ＴＩＯ〜Ｔ
ｌｌ・Ｔ１２は、同様に対応するメモリセルＭＣの駆動
トランジスタＴ３・Ｔ４とともに差動形態とされる．ま
た、このとき、相補書き込み信号姻Ｗは、データ入力端
子ＤＩからデータ人カバッ７アＤＩＢを介して供給され
る書き込みデータに従って、選択されたメモリセルの保
持電圧のハイレペルより高く、又は保持電圧のロウレベ
ルより低いレベルに相補的に設定される．これにより、
選択されたメモリセルの駆動トランジスタＴ３及びＴ４
が、上記相補書き込み信号線Ｗのレベルに応じて選択的
にオン状態又はオフ状態とされる．その結果、各メモリ
セルＭＣの記憶データが、新しい書き込みデータに従っ
て書き換えられる． データ人カバッファＤＩＢは、タイミング発生回路ＴＧ
から供給されるタイミング信号φａｄに従って、ＡＳＩ
Ｃメモリの図示されない論理ブロックからデータ入力端
子ＤＩを介して供給される書き込みデータを取り込み、
保持する．この書き込みデータは、相補書き込み信号と
して、ライトアンプＷＡに伝達される． ライトアンブＷＡは、特に制限されないが、タイミング
発生回路ＴＧから供給されるタイくング信号φｗｅに従
って、選択的に動作状態とされる．この動作状態におい
て、ライトアンプＷＡは、上記相補書き込み信号線Ｗの
レベルを、データ入力バッファＤＩＢを介して供給され
る相補書き込み信号に従ったレベルとする．ライトアン
プＷＡは、タイミング信号φＷｅがロウレベルとされる
とき、前述のように、上記相補書き込み信号！ｉ！ｉ！
Ｗのレベルを読み出し基準電位となる所定の中間レベル
に設定する． センスアンブＳＡは、特に制限されないが、タイミング
発生回路ＴＧから供給されるタイミング信号φａｅに従
って、選択的に動作状態とされる．この動作状態におい
て、センスアンプＳＡは、選択されたメモリセルＭＣか
ら相補読み出し信号崗ｒを介して伝達される読み出し信
号を増幅し、データ出力バッ７アＤＯＢに伝運する． データ出力バッファＤＯＢは、特に制限されたぃが、タ
イミング発生回路ＴＧから供給されるタイミング信号φ
ｏｅに従って、選択的に動作状態とされる．この動作状
態において、データ出力バスＤＯＢは、センスアンプＳ
Ａから出力される読み出し信号を取り込み、データ出力
端子ＤＯを介して，ＡＳＩＣメモリの図示されない論理
ブロックに送出する． タイミング発生回路ＴＧは、ＡＳＩＣメモリの図示され
ない論理ブロックから起動制御信号として供給されるチ
ップイネープル信号ＣＥ及びライトイネーブル信号ＷＥ
をもとに、上記各種のタイミング信号を形威し、バイボ
ー−）型ＲＡＭの各回路に供給する． 以上のように、この実施例のバイボー２型ＲＡＭは、図
示されない論理ブロックとともに、ＡＳＩＣメモリをＩ
！威する．バイボーラ型ＲＡＭは、直交して配置される
ワード線及び相補データ級ならひにこれらのワード線及
び相補データ線の交点に格子状に配置されるメモリセル
とを含むメモリアレイＭＡＲＹを基本構成とし、上記ワ
ード線又は相補データ線を択一的に選択状態とするＸア
ドレスデコーダＸＡＤ及びＸアドレス駆動回路ＸＤなら
びにＹアドレスデコーダＹＡＤ及びＹアドレス駆動回路
ＹＤを備える．バイボー１型ＲＡＭには、ＡＳ工Ｃメモ
リの図示されない論理ブロックから、Ｘアドレス信号Ａ
ＸＯ〜ＡＸｉ及びＹアドレス信号ＡＹＯ〜ＡＹｊが供給
される．これらのアドレス信号は、対応するＸアドレス
バッファＸＡＢ又はＹアドレスバッファＴＡＢによって
相補ｙｊとされ、さらに対応する上記Ｘアドレスデコー
ダＸＡＤ又はＹアドレスデコーダＹＡＤに供給される． この実施例において、バイボーラ型ＲＡＭのアドレス選
択系に必要とされるアドレス信号の保持機能は、第６図
に二重枠で示されるように、Ｘアドレス駆動回路ＸＤ及
びＹアドレス駆動回路ＹＤが持ち、Ｘアドレスバッファ
ＸＡＢ及びＹアドレスバッファＹＡＢはラッチ機能を有
しない．Ｘアドレス駆動回路ＸＤ及びＹアドレス駆動回
路ＹＤは、上記メモリプレイＭＡＲＹのワード線又は相
補データ線に対応して設げられる複数の単位回路を備え
、これらの単位回路は、上記ＸアドレスデコーダＸＡＤ
又はＹアドレスデコーダＹＡＤの出力信号を取り込み、
保持するラッチをそれぞれ含む．この実施例において、
Ｘアドレス駆動回路ＸＤ及びＹアドレス駆動回路ＹＤの
各単位回路に設けられるラッチは、Ｘアドレスデコーダ
ＸＡＤ又はＹアドレスデコーダＹＡＤの対応する単位回
路とともに、多入力ノア機能付き７リップフロップ回路
を構成する． その結果、この実施例では、第４図に示されるように、
Ｘアドレス信号ＡＸＯ〜ＡＸｉ及ひＹアドレス信号ＡＹ
Ｏ〜ＡＹｊがチップイネーブル信号ＣＥに対して所定の
アドレスセットアクプ時間ＴＡｇ及びアドレスホールド
時間ＴＡＨをもって入力されることを条件に、バイポー
ラ型ＲＡＭのサイクルタイムｔｃｙ　１が、実質的にＸ
アドレスデコーダＸＡＤ又はＹアドレスデコーダＹＡＤ
の相補出動回路ＸＤ又はＹアドレス駆動回路ＹＤの対応
する単位回路のラッチに取り込まれるまでの伝達遅延時
間ｔＤ　１とバイボーラ型ＲＡＭの書き込み又は読み出
し動作に要する実行時間ｔ冨Ｘを加えた時間、すなわち
、 ｔ（ｙ　ｌ　＆−Ｇ　ｔｐｌ　＋ｔａｘに短縮される．
つまり、第５図及び第７図に示される従来のバイポーラ
！ＲＡＭＫおいて、そのサイクルタイムｔｃＹ　２を左
右したＸアドレスデコーダＸＡＤ及びＹアドレスデコー
ダＹＡＤのデコード処理時間とＸアドレスバッファＸＡ
Ｂ及びＹアドレスバク７アＹＡＢの遅延時間ならびに信
号配線等による伝達遅延時間は、アドレス信号の保持機
能をＸアドレス駆動回路ＸＤ及びＹアドレス駆動回路Ｙ
Ｄに持たせることで、上記アドレスセットアフ７時ＩＶ
ＩＴ▲８内に吸収され、相応してバイボーラ型ＲＡＭの
サイクルタイムが短縮されるものとなる． 第８図は本発明の他の実施例が示されている．同図に示
されるバイホーラ型ＲＡＭは、タイミング信号φＢ＆に
基づきアドレス信号を取り込み、保持するラフチ機能を
持つＸアドレスバッファ回路ＸＡＢと、タイミング信号
φＳｍに基づきＹアドレスデコーダ回路ＹＡＤの出力信
号を取り込み、保持するラクチ機能を持つＹアドレス駆
動回路ＹＤを含む．上記Ｙアドレス駆動回路ＹＤは、第
２図に示される様に構成することができる．一方、上記
ラッチ機能を持つＸアドレスバツファ回路ＸＡＢ．Ｘア
ドレスデコーダＸＡＤ及びＸアドレス駆動回路ＸＤは、
第９図を用いて、以下に説明される． 尚、第９図中に示される参照番号の内一部の参照番号は
、第１図及び第２図と重複するものが存在するけれども
、特に記述がない限り、異なるものを指示するとみなさ
れる．また、第８図におげるＸアドレス信号ＡＸｇ〜Ａ
Ｘｉ，相補アドレス信号ａｘ（１〜ａｘｉ及びワードｌ
ｉ　ｗ　Ｏ　〜ｗ　ｍのそれそれは、第９図におけるア
ドレス信号Ａ１〜Ａ５、相補アドレス信号ａｌ（ａｌ及
び＆１）〜１５（ａ５及びａ５）及びワード緑Ｗｌ　〜
Ｗ３２と変更されている． 第９図は、第８図に示すＸアドレスバッファ回路ＸＡＢ
の一都及びメモリアレイＭＡＲＹの一部の具体的回路構
成を示している１１％に限定されないが、この実施例で
は、ＸアドレスバッファＸＡＢに入力されるアドレス信
号Ａ１〜Ａ５に基づいて、メモリアレイＭＡＲＹに配置
された３２本のワードａＷ１〜Ｗ３２の中のいずれか１
本が選択されることになる．ＸアドレスバッファＸＡＢ
内には、アドレス信号Ａ１〜Ａ５に対応して設けられた
単位ラッチ回路ＵＬＡ１〜ＵＬＡ５が含まれる．各単位
ラッチ回路ＵＬＡＩ〜ＵＬＡ５の内部構或は基本的に等
しいので、単位ラッチ回路ＵＬＡ１についてのみ説明す
る．アドレス信号Ａ１をそのベースに受けるトランジス
タＱ１のエミッタと基準電圧ＶＢＩをそのベースに受け
るトランジスタＱ４のエミッタとが共通接続されること
によりトランジスタＱ１とトランジスタＱ４とは差動ト
ランジスタ対を構成する．この実施例では、トランジス
タＱ４のベースに基準電圧ＶＢＩが供給されているが、
アドレス信号Ａ１の反転信号を印加してもよい．トラン
ジスタＱ２とトランジスタＱ３，及びトランジスタＱ５
とトランジスタＱ６も同様にそれぞれ差動トランジスタ
対を構成する．差動対トランジスタ対（Ｑ５，Ｑ６）は
相補クロック信号（φｓｍ，　　φａｍ）に応じて、定
電流源ＩＩの電流を差動トランジスタ対（Ｑｌ，Ｑ４）
又は差動トランジスタ対（Ｑ２，Ｑ３）に選択的に供給
する．エミッタ抵抗Ｒ３を有するトランジスタＱ７と、
エミッタ抵抗Ｒ４を有するトランジスタＱ８は、差動ト
ランジスタ対（Ｑ２，Ｑ３）の各入出力間を相互に交差
接続させるために設けられる．す々わち、差動トランジ
スタ対（Ｑ２．Ｑ３）の各コレクタとコレクタ抵抗Ｒｌ
，Ｒ２との間にそれぞれ形成される出力信号ａｌ，ａｌ
は、差動トランジスタ対（Ｑ２，Ｑ３）の各ベース［７
イードバックされることにより、ラッチ回路を構放する
．トランジスタ対（Ｑ２，Ｑ３）が動作している間はト
ランジスタ対（Ｑｌ．Ｑ４）は非動作状態紅ので、アド
レス信号Ａ１に基づく書込み動作は禁止される．逆に差
動トランジスタ対（Ｑ２，Ｑ３）が非動作状態のときは
差動トランジスタ対（Ｑｌ，Ｑ４）が動作状態とされる
ので、アドレス信号Ａ１の値に基づ《書込み動作が行な
われる．なお、電源電圧Ｖｌ　１は例えば−５．２Ｖ，
電源電圧Ｖ．ｘ２は−１．８Ｖが採用される．相補アド
レス信号ａｌ，ａｌ．ａ２，ａ２，ａ３，＆３Ｋ基づい
て信号Ｉ１１１〜ｌ８のいずれか１本のみを選択的にロ
ウレベルにするために、マルチェミッタトランジスタＱ
ｅｌｌ，Ｑｅｌ２，・・・Ｑｅ３２が設げられる．つま
り、マルチエミッタトランジスタＱｅ　１　１，　Ｑｅ
　１　２，　・・・Ｑｅ　３　２のエミフタ出力の組合
せが、各エミッタと信号紛７１Ｓ−１８との結線によっ
てたされ、ロウレベルとなるエミッタの組合せが１つだ
け存在することになる，また、これと同様に、相補アド
レス信号ａ４，ａ４，ａ５，ａ５に基づいて信号縁１９
〜Ｊ１２のいずれか１本のみを選択的にロクレベルにす
るためにマルチエミッタト２ンジスタＱｅ４１・・・Ｑ
ｅ５２が設けられる．信号ｋｌ１〜ｌ８のいすれか１本
と信号！７９〜／１２のいずれか１本との組合せは３２
通りあり、２つの中で２本ともロウレベルとなる組合せ
を検出するために、単位検出回路ＵＤＩ〜ＵＤ３２が設
けられる．単位検出回路ＵＤＩ−ＵＤ３２の内部構成は
基本的に等しいので、単位検出回路ＵＤＩについて説明
する．トランジスタＱ９，ＱＩＯと、これらに共通のコ
レクタ抵抗Ｒ５とによってＮＡＮＤ回路が構或される．
トランジスタＱ９，ＱＩＯのベース入力信号の少なくと
もいずれか一方がハイレペルならば、このオン状態のト
ランジスタと、抵抗Ｒ５及び定電流源工４を通して電源
電流が供給されるので、抵抗Ｒ５の電圧降下により、出
力電圧Ｖがロウレベルにされる．トランジスタＱ９，Ｑ
ＩＯのベース入力信号がいずれもロウレベルならは、基
準電圧ＶＢ２がそのベースに供給されるトランジスタＱ
ｌｌのみがオン状態となり、トランジスタＱｌｌと定ｔ
流源Ｉ４を通してのみ電源電流が流れるので、出力亀圧
Ｖがハイレペルにされる．出力亀圧Ｖはワード籐ドライ
バ（Ｘアドレス駆動回路）Ｘ？を介してワード線に供給
される．ワード縁ドライバＸＤは各ワード！Ｗ１〜Ｗ３
２に対応して設けられた単位ワード線ドライバＵＤＲＩ
〜ＵＤＲ３２を含む．単位ワード線ドライバＵＤＲＩは
ダーリントン接続されたトランジスタＱ１２，Ｑ１３及
びエミッタ抵抗Ｒ６，Ｒ７により構威される．メモリア
レイＭＡＲＹは、データ線対（　ＤＬ　１，ＤＬ１）及
びワードｉＷ１，Ｗ２・・・との交差部に設げられるメ
モリセルＭＣＩＩ，ＭＣ１２・・・ヲ含む．各メモリセ
ルは同一構成とされ、例えはメモリセルＭＣＩＩは、ベ
ース・コレクタ間が交差接続されたマルチェミッタトラ
ンジスタＱｅ３，Ｑｅ４及ひ負荷抵抗Ｒ８，Ｒ９を含む
．メモリセル情報を保持するためにメモリセルは保持電
流源工５に接続される．尚、各メモリセルは、第１図に
示される様なメモリセルＭＣとされても良い．第８図の
様に、バイホーラ型ＲＡＭを構成することによって次■
示される効果が得られる．１７１わち、第１囚に示され
るワード憑ドライバ−ＸＤｉｃ対して、第９図に示され
るワード線ドライバーＸＤは、ラッチ機能を持たないた
め、その構成素子数が低減されている．したがって、ワ
ード線Ｗ１〜Ｗ３２のレイアウトピッチ間に各単位ドラ
イバーＵＤＲ１〜ＵＤＲ３２をレイアウトすることが容
易である．そのため、メモリセルＭＣのレイアウト面積
が縮少され、ワード線間のレイアウトビッテが縮少され
ても、各単位ドライバーＵＤＲＩ〜ＵＤＲ３２はその縮
少されたワード線間のピッチ内に十分レイアウト可能で
ある．すＡわち、メモリセルの高集積化をさまたげない
様に、ワード線ドライバーＸＤの回路が工夫されている
．一方、Ｙアドレス駆動回路ＹＤは、ラッチ機能を持た
されており、その構放素子数は、上記Ｘアドレス駆動回
路（ワード線ドライバー）ＸＤと比較して多くされてい
る．しかしながら、Ｙアドレス駆動回路ＹＤのチップ上
でのレイアウトは、上記ワード線ドライバーＸＤのチッ
プ上でのレイアウトがメモリセルのレイアウトの縮少化
に影響されるのに対して、それほどメモリセルのレイア
ウトの縮少化に影響されるものではない．たとえば、１
　６Ｋｂｉｔ（２”りのメモリセルを含むメモリアレイ
においてワード線の数を１２８本（すなわち、単位回路
ＵＤＲは１２８個）とし、８ｂｉｔのデータを入出力す
る場合を想定すると、Ｙアドレス駆動回路ＹＤ内に設け
られる単位回路ＵＹＤの数は、１６個とされ、メモリア
レイ内に含まれる相補データ線対の数が１２８対とされ
る．したがって、１つの単位回路ＵＹＤは、８対の相補
データ線対のレイアウトピッチ内に配置すれば良く、十
分なレイアウト面積が維持される．すなわち、Ｙアドレ
ス駆動回路ＹＤの各単位回路ＵＹＤＯ〜ＵＹＤｎは、ラ
ッチ機能（回路）が内蔵されても、そのレイアウトは十
分な余裕度を持たされているとみなされる． さらに、第８図に示される様なバイボー２型ＲＡＭは下
記の観点で、そのサイクルタイム（アドレスアクセスタ
イム）の高速化が達成されている．タトえは、第９図の
説男では、３２個のメモリセルが一対の相補テータ蘇対
ＤＬＩ及びＤＬＩに接続されているとしてｉｔ明したが
、大容量のメモリ装置の場合、１２８ｍあるいは２５６
個のメモリセルが１対の相補データ線対に接続される．
この場合、各データｋＤＬ１又はＤＬＩの配線長が長く
されること及び、１２８個あるいは２５６個のメモリセ
ルが各データ線ＤＬＩ又はＤＬＩに接続されることによ
って、各データ線ＤＬＩ又はＤＬＩに寄生する寄生容量
Ｃａｌ又はＣｓ２の容量値は大きな値となってしまう．
Ｙ系アクセスタイムは従来のバイボーラ型ＲＡＭにおい
て、ＹアドレスバッファＹＡＢ及びＹアドレスデコーダ
ＹＡＤ動作遅延時間、ＹアドレスバッファＴＡＢとＹア
ドレスデコーダＹＡＤ間の信号伝達遅延時間ならびにＹ
アドレスデコーダＹＡＤの出力信号によって選択的に動
作状態とされたところのカラム選択用ト２ンジスタ（第
３図において、Ｔ１５及びＴ１６又はＴ１７及びＴ１８
として示される様なトランジスタ）によって対応する一
対の相補データ線対に寄生する寄生容ｆ（Ｃｍ　１，Ｃ
ｇ２）に充電された電荷を放電するのに必要な時間とさ
れる．そのため、上記寄生容量（Ｃａｌ，Ｃ．２）の容
量値が大きくされるにしたがって、すなわち、放電すべ
きデータ線の電荷量（Ｑ＝ＣＶ）が大きくされるに従っ
て、それらの寄生容量（Ｃｓ１，Ｃｇ２）を放電するの
に必要な放電時間は長くなり、Ｙ系アクセスタイムが長
くたる．つまり、大容量のメモリ装置において、そのメ
モリ装置のサイクルタイム（アドレスアクセスタイム）
はＸ系のアクセスタイムより、Ｙ系のアクセスタイムに
依存していると見なすことが出来る．なぜならば、メモ
リセルからのデータの読み出し及び書き込み動作は、Ｘ
系アドレス信号に従う特定の１本のワード線が選択レベ
ルとされても、Ｙアドレス駆動回路の出力信号によって
、Ｙアドレス信号に従５カラム選択用トランジスタＴ１
５及びＴ１６又はＴ１７及びＴ１８のいすれか一組のト
ランジスタがオン状態とされて、対応する相補データ線
対に寄生する寄生容量に充亀された電荷をオン状態とさ
れた上記１組のカラム選択用トランジスタで充電し々い
と、夷質的には行なわれないからである．したがって、
Ｙ系のアクセスタイムを高速化することが、大容量のメ
モリ装置のサイクルタイムを高速化するために重要であ
る． 第８図に示されるバイポーラ型ＲＡＭは、Ｙアドレスデ
コーダＹＡＤの出力信号をラッチするラッチ回路がＹア
ドレス駆動回路ＹＤに組込まれているため、そのＹ系ア
クセスタイムは従来のバイボー２型ＲＡＭのＹ系アクセ
スタイムからＹアドＬ／ス／Ｚッ７アＹＡＢ及びＹアド
レスデコータＹＡＤの動作遅延時間及びＹアドレスバッ
ファＴＡＢとＹアドレスデコーダＹＡＤ間の信号伝達遅
延時間を除外した時間とされる．したがって大容量のメ
モリ装置であっても、そのＹ系アクセスタイムは見かけ
上短かくされたように外部から見える．その為、メモリ
装置のアクセスタイム（サイクルタイム）は高速化され
ている様に見える．以上の本実施例に示されるように、
この発明をＡＳＩＣ’メモリを構成するバイボーラ型Ｒ
ＡＭ等の半導体記憶装置に適用することで、次のような
作用効果が得られる．すｋわち、 （１｝ハイポーラ型ＲＡＭ等のアドレスバッファにラッ
チ機能を持たせず、アドレスデコーダ又はその出力信号
を受けるアドレス駆動回路に、アドレス信号のデコード
結果を取り込み、保持するラッチ機能を持たせることで
、チップイネープル信号等の起勤制Ｉｌ信号が有効とさ
れてからワード線選択信号又はデータ線選択信号が確立
されるまでの伝達遅延時間から、各アドレスデコーダの
デコード処理時間及び関連する信号配線の伝達遅延時間
等を削除できるという効果が得られる．（２）上記（Ｉ
Ｊ項において、各アドレスデコーダの単位回路と各アド
レス駆動回路の対応する単位回路のラッチとを一体化し
、多入力論理機能付きフリツプ７ロップ回路とすること
で、アドレスデコーダ及びアドレス駆動回路間の信号伝
達遅延時間をさらに短縮できるとい５ｇＪ果が得られる
．（３）上記（１冫項及び（２）項により、バイポーラ
型ＲＡＭ等のサイクルタイムを実質的に短縮し、その高
速化を図ることができるという効果が得られる．（４ノ
　　上記（１ノ項〜（３ノ項により、バイボーラｆｆｉ
ＲＡＭヲ含ｔＰＡ　Ｓ　Ｔ　（’！メモリγメいては▲
ＳＴＣメモリな含むティジタルシステムの高性能化會図
ることができるという効果が得られる． （５）ＸアドレスバッファＸＡＢ及びＹアドレス駆動口
路のそれぞれに２ツチ機能を持たせることによって、高
速かつ高集積なメモリ装置が提供できる． （６）Ｘアドレス駆動白路又はＹアドレス駆動回路に２
ツチ機能を持たせたことによって、Ｘアドレスデコーダ
の各単位回路又はＹアドレスデコーダの各単位回路が２
人力以上の多入力回路（３人力又は４人力ＥＣＬ回路）
とできる．そのためメモリの大容量化によって処理され
るべきアドレス信号の数が多くされても、デコード嶽の
本数が少なくでき、Ｄ・っ、デコード時間が短縮できる
．（７）Ｘアドレス駆動白路ＸＤ又はＹアドレス駆動回
路ＹＤに内蔵されるラッチ回路がＤ型ラッチ回路とされ
ることは、そのＤ型ラッチ白路の構成素子欽かマスク・
スレーブ型ラッナの構成素子数と比較して少々いという
理由で、レイアウト的に有利である．しかも、メモリの
消費亀力が低減できる． 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものでは々く、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない．例えば、第１図及び第
２図において、ＸアドレスデコーダＸＡＤ及びＸアドレ
ス駆動回路ＸＤあるいはＹアドレスデコーダＹＡＤ及び
Ｙアドレス駆動回路ＹＤは、ブロック区分する必要は特
になく、それぞれ１個のブロックとしてまとめてもよい
．ＸアドレスデコーダＸＡＤ及びＹアドレスデコーダＹ
ＡＤは、例えは３人力程度の論理ゲート回路をトリー状
に組み合わせた複数段のデコーダとしてもよい．Ｙアド
レス駆動回路ＹＤに設げられるラッチは、エッジトリガ
型の７リップフロップ回路としてもよい．この場合、さ
らに、エッジトリガ型フリップ７ロップ回路を概成する
マスターラッチを、ＹアドレスバッファＹＡＢに設けら
れたバッ７ア用ラッチによって実現し、そのスレーブラ
ッチを、Ｙアドレス駆動回路ＹＤに設げられた駆動用２
ツテによって実現することが効果的と言える，第３図に
おいて、メモリアレイＭＡＲＹは、複数のメモリマット
によって＃！放されるものであってもよい．また、メモ
リアレイＭＡＲＹを構威するメモリセルＭＣは、ＰＮＰ
型の負荷トランジスタに並列形態の高抵抗を設げるもの
あるいはＰＮＰ型の負荷トランジスタに代えて並列形態
の抵抗とクランプダイオードを用いるものであってもよ
いし、ＣＭＯＳ（相補型ＭＯＳ）回路によって構成され
るものであってもよい．ＡＳＩＣメモリの図示されない
論理ブロックからバイポーラ型ＲＡＭに供給される起動
制御信号は、ブロック選択信号等が追加されるものであ
ってもよいし、その名称も特に制限されない．第１図な
いし第３図において、回路の接地電位を適当な正の電源
電圧とし、同時に回路の電源亀圧Ｖｅｅを接地亀位とす
る等、回路の亀源亀圧の組み合わせは任意である．さら
に、第１図及び第２図に示される各アドレスデコーダ及
びアドレス駆動白路の具体的な回路構成や、第３図に示
されるバイポーラ型ＲＡＭのブロック構成ならびに第４
図に示される制御信号及びアドレス信号の組み合わせ等
、種々の実施形態を採りうる． 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＡｓＩＣメモリのバ
イボーラ型ＲＡＭに適用した場合について説明したが、
それに限定されるものでは々く、例えば、バイポーラ型
ＲＡＭとして単体で用いられるものやｓ　Ｇａ　Ａｓ　
（ガリウム砒ｌＬ）等の金属化合物半導体を基本構成と
する超高速ＲＡＭあるいはバイボーラ・ＣＭＯＳ型ＲＡ
Ｍ等にも適用できる．本発明は、少なくともアドレス信
号の保持機能及びアドレス選択機能を有する半導体記憶
装置ならびにこのよ５　ｔｘ半導体記憶装置を含むディ
ジタル装置に広く利用できる． 〔発明の効果〕 本愚において開示される発男のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
．すなわち、バイボーラ型ＲＡＭ等しアドレスバッファ
にラッチ機能を持たせず、アドレスデコーダ又はその出
力信号を受けるアドレス駆動回路に、アドレス信号のデ
コード結果を取り込み、保持するラッチ機能を持たせる
ことで，チップイネープル信号等の起動制御信号が有効
とされてからワード線選択信号又はデータ線選択信号が
確立されるまでの伝達遅延時間から、各アドレスデコー
ダのデコード処理時間及び関連する信号配線の伝達遅延
時間等を削除できる．これにより、バイポーラ型ＲＡＭ
等のサイクルタイムを短縮し、バイボーラ型ＲＡＭを含
むＡＳＩＣメモリひいてはＡＳＩＣメモリを含むディジ
タルシステムの高性能化を図ることができる．[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor integrated circuit device, and particularly to a semiconductor memory device, such as an ASIC (Applies
-tion Specific Integrat@d
Circuits) High-speed bivouac that configures memory?
This article relates to a technique that is particularly effective when used in ffiRAM (Random Access Memory) I. [Prior art] E C L (Emitt@r Coupl@d L
There is a bibolar type RAM whose basic configuration is a series gate circuit. Furthermore, A which combines such a bibolar type RAM and a predetermined logic block
It has SIC memory. Japanese Patent Publication No. 63-308789. Release date 19
On December 16, 1988, a bipolar type RAM was disclosed in which the X-system and Y-system address buffer circuits had a latch function. Shi'to 1; Yaduhaku? In ASIC memory, etc., it is possible to capture and hold the address signal applied to bipolar WRAMK internally, increasing the flexibility of the system and using bipolar! I
It is said to be effective in substantially speeding up memory cycles such as RAM. For this reason, conventional Bibo 2! I! In the RAM, as shown by the 7th wJK double frame, a latch circuit that captures and holds the X address signals AXO to AXi or the Y7 address signals AYO to AYj is provided in the X address buffer 7A XAB and the Y address buffer YAB. ．． These Tsukuchi circuits are the fifth
5K as shown in the figure, for example, the step enable signal CE
According to the timing signal φmb, which is generated based on IXO to axi or a70 to ayj (here, for example, the non-inverted internal address signal aXO and the inverted internal address signal aZO are collectively expressed as a complementary internal address signal 龜go. The same applies hereinafter). In addition, Japanese Patent Publication No. 58-23385 discloses latch circuits L1 to L2 that latch the output of the X-system decoder circuit in order to reduce power consumption.
and a pieborer including switch circuits SWI to SW2 that are selectively put into operation according to the output signal of the X-system decoder before the latch circuit takes in the output signal of the X-system decoder in response to the clock signal CLK. Type RA
Discloses M. Furthermore, Japanese Patent Publication No. 59-60792
A bi-bo 5 type RAM incorporating a system buffer circuit 3 and an X system decoder 4K mask/slave type flip-flop 16 and 17 is disclosed. [Problems to be solved by the invention] With the increasing speed of systems including ASIC memory, is it a byho? The inventor has clarified that as the speed of WRAM increases, the following 8IllL points occur. That is, X address buffer XAB
In a bibolar type RAM in which the Y address buffer YAB has a latch function, as shown in FIG. 5, after the chip enable signal CE is enabled, the word line selection signals WO to Wm or the data m selection signal YO- Until Yn is established, a relatively large amount of transmission occurs due to the operation delay time of 2ychi, the transmission delay time of each complementary internal address signal, and the decoding processing time of the X address decoder XAD and Y address decoder YAD. Delay time tD
2 exists. Therefore, the actual cycle time tcy2 as a bibolar type RAM is approximately the sum of the above-mentioned transmission delay time tD2 and the execution time tlcX required for a write or read operation of the bibolar type RAM, that is, tcY2 hq tD2+tX. Become. For this reason, the speedup of the bibolar RAM is limited, and as a result, the performance of the ASIC memory or the combinator system including the ASIC memory is limited.
In other words, if the cycle time of the bibolar 9 fJ RAM determines the operating speed (operating frequency) of the combinational system including the bibolar RAM, then the RAM is /When the combiator system is used as a critical bus, speeding up of the cycle time of the RAM is limited by the transmission delay time tl)2, so speeding up of the combinator system including the RAM is limited. On the other hand, as the integration becomes higher, the layout area of the static memory cell of bipolar mRAM is reduced, so that the layout area of the word line is reduced. Therefore, the above-mentioned Japanese Patent Publication No. 58-23385 {; In the bihole type RAM of No. 59-60792, the latch circuit or the slave type 7 circuit is used. The inventor's analysis revealed that there is a problem in that 7-7 is difficult to arrange in a reduced word-level layout bit. The purpose of this investigation is to provide a bihole type RAMe semiconductor memory device that achieves high integration and extremely fast memory cycles. Another object of the invention is to provide an ASIC memory or AS
The purpose is to improve the performance of systems including IC memory. The above and other objects and features of the present invention will become apparent from the description of this specification and the accompanying drawings. [Means for Solving the Problems] A brief overview of typical inventions disclosed in this book is as follows. That is, the Y-system address buffer path of bipolar RAM or the like is not provided with a latch function, and the Y-system address decoder circuit or the Y-system address drive circuit that receives the Y-system address decoder convex path output signal is provided with the Y-system address f! It has a latch function that captures and holds the coded result of the issue. The X-based address buffer is effective in dealing with the reduction in memory cell area by providing the X-based address buffer K2 function as in the past. In other words, since the number of semiconductor elements (transistors) constituting the X-system address drive circuit, which does not have a latch function, is not small, the X-system address drive circuit (worded 2-over circuit) has a reduced layout. Be able to place it within the pitch. still,
It goes without saying that the X-system address decoder circuit or the X-system address drive circuit that receives the output signal of the X-system address decoder circuit may be provided with a function to capture and hold the decoding result of the X-system address signal. however,
A circuit with a small number of structural elements, such as a D-type latch, is appropriate. On the other hand, the layout on the semiconductor chip of the Y-system address decoder circuit or the Y-system address drive circuit that receives the applied signal from the Y-system address decoder circuit, even if memory cells are reduced. It is not affected much by the reduction of memory cells and has a relatively large degree of freedom. Therefore, even if the Y-system address decoder output circuit or the Y-system address drive circuit that receives its output signal is provided with a latch function, the Y-system address decoder or Y-system address drive circuit with a built-in latch function The circuit can be placed on the semiconductor chip 1 while maintaining sufficient margin. [Operation] According to the above-mentioned means, each address is Since signal distribution delays related to the code processing time of the coder can be eliminated, the cycle time of Bibo type 2 RAM, etc. can be substantially shortened. As a result, the speed of high-hole type RAM, etc. has been increased, and ASIC memory including bi-bolar type RAM, as well as A
It is possible to speed up systems that include SIC memory. [Example] Figure 3 shows a bipolar RAM in which this
A circuit block diagram of a simple example is shown. Also, in Figure 1 and Figure 2, there is a by-hole ffiR in Figure 3.
AM's X Address Tekogu XAD (row)
The circuit diagrams of one embodiment of the Y address decoder YAD (column decoder) and the Y address drive circuit YD are shown, respectively. Furthermore, FIG. 4 shows a timing diagram of an embodiment of the bibolar type RAM of FIG.
FIG. 6 shows a conceptual diagram showing the basic behavior of the address selection system of the bihole type RAM shown in FIG. Based on these figures, an overview of the configuration and operation of the bibolar type RAM of this embodiment as well as its characteristics will be explained. Although not particularly limited, the bipolar RAM of this embodiment includes, for example, rzAs, an address translation buffer, 1,000 cache memory, etc., as well as logical blocks (not shown).
Configure Ic memory. This ASIC memory, together with the other units shown, forms a digital system, such as a computer. The Yamaji elements that connect each of the blocks in Figures 1 and 2 and the blocks in the 3rd block, together with the circuit elements that form the logic blocks (not shown) of the ASIC memory, are not limited in any way. is formed on one semiconductor substrate such as single-crystal silicon.In FIG. 3, the memory play MARY is formed by m+1 words KWO=Wm arranged in the horizontal direction of the figure, although it is not particularly limited. and n+1 sets of complementary data DO~Dn arranged vertically (here, for example, non-inverted data t
i1DO and inverted data #DO together are complementary data @
Expressed as DO. (same below) and (m+t)x(n+1) memory cells MC arranged in a lattice at the intersections of these word melt and complementary data classes. The memory cells MC constituting the memory array MARY are, although not particularly limited, a pair of oNPN type drive transistors T3 whose paces and collectors are cross-connected to each other, as exemplarily shown in FIG. The basic configuration is a flip-flop circuit consisting of T4 and another pair of PNP type load transistors T1 and T2 provided on the collector side of these drive transistors. Although not particularly limited, the above-mentioned sliding transistors T3 and T4 have a multi-emitter structure, and each has two emitters. One of the emifters is connected in common, and further connected to a holding current supply circuit IS via a holding current supply line 3. The other emitter of the drive transistors T3 and T4 is connected to the input/output node of the memory cell MC, and the non-inverted signal @DO=Dn of the corresponding complementary data line or the inverted signal line DO
〜Dn, respectively. The emitters of load transistors /Tl and T2 of each memory cell MC are commonly coupled, and further commonly coupled to corresponding word lines WO to Wm. Although not particularly limited, the holding current supply circuit Is has a function of flowing a predetermined memory holding current to the memory cell MC based on a reference potential VCg supplied from a voltage generating circuit (not shown). Since this memory retention current is constantly passed even when the bipolar RAM is in a non-selected state, its tf
The L value is set to a relatively small value that allows the memory cell MC to hold the stored data.The word forest WO to Wm constituting the memory array MBRY is coupled to the X address drive circuit XD, and is selectively It is in the selected state. The X address drive circuit XD includes, although not particularly limited to, m + 1 unit circuits UXDO to UXDm provided corresponding to words @WO to Wm of the memory array MARY. Although not particularly limited, these unit circuits include a D-type latch whose basic structure is a pair of differential transistors T31 and T32, as represented by the unit circuit UXDO in FIG. It includes a darint/output circuit consisting of synchronizers T35 and T36. The collectors of the differential transistors T31 and T32 are
Although not particularly limited, it is coupled to the nodes n1 and n2 of the corresponding unit circuits UXADO-UXADm of the X address decoder XAD. In addition, transistors T31 and T3
The commonly coupled emitters of the two are coupled to the voltage source Vee of the circuit via transistor T33 and constant current #S1. The base of the transistor T31 is the emitter 7 oror circuit consisting of the transistor T30 and the resistor R9? is coupled to the other node n2 via the . Similarly, the base of transistor T32 is coupled to the other node n1 via a follower circuit consisting of transistor T34 and resistor RIO. The base of the transistor T33 is supplied with an inverted timing signal φS& from the timing generation circuit TG. Here, the power supply voltage vee of the circuit is not particularly limited, but is set to be a negative source voltage such as -5.2V. In addition, the inverted timing signal φ8a is normally set at a high level, and when the Bibo 2 type RAM is in the selected state, the output signal of the X address decoder XAD, that is, the predetermined timing at which the decoding result of the is temporarily set to low level. Although the X-address Tecoder XAD is not limited to the diagonal,
m+1 unit circuits UXADO provided corresponding to m
-Includes UXADm. These unit circuits, as represented by the unit circuit UXADO in FIG. 1, include i+1 transistors T25 to T27 connected in parallel, and a transistor T2 which is in a differential configuration with these transistors.
8 is the basic structure. The commonly coupled collectors of the transistors T25 to T27 are connected to the node n1 and connected to the ground potential of the circuit via a load resistor R7. The collector of the transistor T28 is connected to the node n2 and connected to the ground potential of the circuit via the load resistor R8. Transistor T25
~The commonly coupled emitters of T27 and T28 are:
Furthermore, it is commonly coupled to the emitters of transistors T33 of corresponding unit circuits UXDO to UXDm of the X address drive circuit XD through a transistor T29. As a result, the transistor T29 is in a differential configuration with the transistor T33. The bases of the transistors T25 to T27 receive a non-inverted internal address signal axO=axi and an inverted internal address signal a from the X address buffer XAB.
xO to axi are supplied in corresponding predetermined combinations. A reference voltage Vllm is supplied to the base of the transistor T28 from a voltage generating circuit (not shown). An inverted signal of the inverted timing signal φsm, that is, a non-inverted timing signal φsm, is commonly supplied to the base of the transistor T29 from the timing generation circuit TG. As a result, the unit circuit UX of the X address decoder
ADO to UXADm are the non-inverted timing signals φS
It functions as a fifty-one-manpower NOR gate circuit on the condition that a is set to high level and transistor T29 is turned on. That is, there are non-inverted internal address signals axO to axi that are supplied in a predetermined combination to the paces of transistors T25 to T27. At this time, one of the corresponding transistors T25 to T27 is turned on, and the transistor T28 is in the cut-off state.For this reason, the collector of the transistor T28, that is, the node n2, is set to a high level like the grounding point of the circuit. , transistor T
The commonly coupled collectors of T25 to T27, that is, the node n1, are set to a predetermined low level determined by the current value of the constant current source 31 and the resistance value of the resistor R7. On the other hand, non-inverted internal address signals axO~ supplied in a predetermined combination to the bases of transistors T25~T27
When axi or the inverted internal address signals aXO to axi are all set to a low level lower than the reference level Vlm, the transistors T25 to T27 are turned off all at once, and the transistor T28 is turned on instead. Therefore, the node n1 is set to a high level like the ground potential of the circuit, and the node n2 is set to a constant current source S.
This is a predetermined level determined by the current value of R1 and the resistance value of resistor R8. The potentials of nodes n1 and n2 are based on complementary internal signals xO to zm (here, for example, non-inverted internal signal
O and the inverted internal signal xO are collectively expressed as a complementary internal signal xO. (the same applies hereinafter), the signals are supplied to the corresponding unit circuits UXDO to UXDm of the X address drive circuit XD. Unit circuits UXAO to UXA of X address Tecoder XAD
Dm further includes the unit circuits UXDO to UXD I! corresponding to the X address drive 1 path XD. l (along with the latch, i+ triggered according to the timing signal φall
One-man-powered flip with Noah function: Build a flop circuit. That is, when the non-inverted timing signal φ1s is set to a high level and the inverted timing signal φam is set to a low level, as shown in the previous example, the unit time of the X address decoder XAD is 1U X A D O = U X A D m is 1
+1 functions as a human-powered no-gate circuit, and its output signals, that is, phase internal signals XO to XI, are selectively high level or ! according to complementary internal address signals 1xO to axi.
It is considered to be a level. These complementary internal signals are set to the corresponding unit C%UXDO~UXD of the X address drive circuit XD when the inversion timing signal φSa goes low level and the inversion timing signal φ8a goes high level.
It is taken into the latch of m. The output signals of these latches are further transmitted through the corresponding Norington output circuits and are used as word clean selection signals WO to W21. As a result, the corresponding word @WO- of memory array MARY
Wm is alternatively set to a high level selection state. The X address buffer XAB receives an X address signal AXO~ supplied from a logic block (not shown) of the ASIC memory.
Based on AXi, the complementary internal address signal azo-a is
xi is released and supplied to the X address decoder XAD.
In this embodiment, the X address buffer XAB does not have a latch function for holding the X address signals AXO-AXi. Note that the X address buffer XAB, the X address decoder XAD, and the X address drive circuit XD are used to select one specific word line from a plurality of green words.
! It is seen as a selection circuit. Next, the complementary data #DO to Dn that leave the memory array VARY are connected to the corresponding power selection transistors T15 and T16, as represented by the complementary data ikDO and Dn in FIG. Through Tl7 and T18, the corresponding transistor T
21 and T22 collectors, respectively. These transistors T21-T22 function as constant current sources for write/read operations by having the circuit power supply voltage vee supplied to their emitters and a predetermined bias voltage Vb2 being supplied to their paces. Corresponding data line selection signals YO to Yn are supplied from the Y address drive circuit YD to the bases of the transistors T15, T16 to T17, and T18, respectively. As described later, these data line selection signals YO-yn are normally in a low level non-selected state, and the Y address signals AYO to AY
When j is a corresponding combination, it is alternatively set to a high-level selection state. Y address drive circuit YD is 4? Complementary data of memory array MARY! These unit circuits, including n+1 unit circuits UYDO to UYDn provided corresponding to DO to Dn, are the unit circuits UYDO in FIG.
A pair of differential transistors T
31-T32'k basic structure, and a two-stage output emitter 7-orer circuit consisting of transistors T37 and T38. These unit circuits are the same as the above-mentioned X address drive circuit
It has the same circuit configuration as the unit circuit UXDO-UXDm and has the same functions. The unit circuits UYDO to UYDn of the Y address drive circuit YD are connected to the X address decoder XA.
Y address decoder YAD which has the same circuit configuration as D
Together with the unit circuits UYADO-UYADn, a j+1 human-powered flip-flop frog circuit with a Noah function is constructed. These 7 flip-flop circuits are commonly supplied with the non-inverted timing signal φ8a and the reversed timing signal φSa from the timing generation circuit TG, and the complementary internal address signals ayO to ayj are supplied from the Y address buffer YAB to the corresponding predetermined signal. Each combination is supplied. For these reasons, when the non-inverted timing signal φSa is set to a high level and the inverted timing signal φam is set to a low level, the unit circuits UYADO to UYADn of the Y address decoder YAD function as j+1 human-powered NOR gate circuits, and their output signals i.e. complementary internal signals)'
O-7n is selectively set to high or low level according to complementary internal address signal ayO-a)'j. These complementary internal signals are taken into the latches of the corresponding unit circuits UYDO to UYDn of the Y address drive circuit YD when the non-inverted timing signal φ3a is set to a low level and the inverted timing signal φ●a is set to a high level.
Further, the data line selection signal YO-Yn is transmitted through the corresponding output emitter 7 oror circuit, and is transmitted as the data line selection signal YO-Yn.
17, T18 and T19-T20 paces respectively. As a result, the corresponding complementary data DO to Dn of the memory array MARY are alternatively brought into the selected state. The Y address buffer 7YAB is a Y address signal AY supplied from a logic block (not shown) of the ASIC memory.
Based on O to AYj, the complementary internal address signal ayO
〜ayj and supplies it to the Y address decoder YAD. In this example, the Y address buffer YAB is
Does not have a latch function to hold the upper 1leY address signals AYO to AYj. The Y address buffer YAB, Y address decoder YAD, and Y address drive circuit are used as a second selection circuit for selecting one specific pair of complementary data lines from a plurality of pairs of complementary data lines. The first and second selection circuits serve as selection means for selecting a specific memory cell among a plurality of memory cells included in the memory array MARY. By the way, the bibolar type RAM of this embodiment is provided with the following bias circuit for applying a predetermined bias voltage to the complementary data forests DO to Dn, although this is not limited to the circuit. That is, the complementary data #DO to Dn are transmitted through the corresponding transistors T5●T6 to T7 on one side.
It is coupled to the power supply voltage vee of the circuit via T8 and resistors R1, R2 to R3, and R4. Transistor T5/T6
The paces T7 and T8 are all commonly coupled, and a predetermined bias voltage Vbi is supplied from a voltage generating circuit (not shown). As a result, transistors T5, T6 to T7,
T8 and the resistors Rl-R2 to R3 and R4 each function as a constant current source, and constantly draw a small constant current to the corresponding complementary data MDO to Dn. On the other hand, the complementary data #DO to Dn are
are coupled to the first and second emitters of corresponding transistors TI3-T14, respectively. Transistor T13~
The collector of TI4 is coupled to the circuit ground potential. Further, the paces of these transistors are coupled to the ground potential of the circuit via the diode DI and resistor R5 or the diode D2 and resistor R6, which are connected in series, and the column selection transistors T15, T16 to T
17◆Transistor T19 which is in parallel configuration with T18~
are respectively coupled to the collector of transistor T25 via T20. The transistor T25 functions as a constant current source by having its emitter coupled to the circuit power supply voltage Vee and receiving the bias voltage Vb2 at its base. When the corresponding complementary data line is in a non-selected state and the data line selection signals YO to Yn are alternatively set to a low level, the corresponding transistors T19 to T20 are turned off. Therefore, the potentials of the non-inverted signal line and the inverted signal line of each complementary data line are biased to approximately the sum of the forward voltage of the diodes D1 and D2 and the base-emitter voltage of the transistors T13 and T14. On the other hand, when the corresponding complementary data line is selected and the data line selection signals YO to Yn are alternatively set to high level, the corresponding transistors T19 to T20 are alternatively turned on. Therefore, the resistors R5 and R6 include the transistor T2.
5 and T19 to T20, a relatively large current is caused to flow. As a result, the corresponding transistors T13-T1
4 is alternatively set to the O7 state, and the level of the corresponding set of complementary data lines is set to a potential according to the stored information of the selected memory cell. At this time, the corresponding column selection transistors T15/T16 to T17/718 are simultaneously turned on, so that the selected complementary data line is connected to the transistors T21/T22 and T15/T16 to T17.
●A relatively large amount of tflL is flowed through T18.
n+ coupled to the word edge selected by the X address decoder XAD and the X address drive circuit XD
A relatively large operating current is supplied to one memory cell Me by setting the corresponding word line to a high level. Therefore, the levels of the non-inverted signal line and the inverted signal edge of this complementary theta line both rise and the level difference between them is expanded. In the bipolar RAM of this embodiment, complementary data ilDo to Dn are further stored in sensing transistors T9, TIO to Tll, T as shown in FIG.
Each is coupled to 12 emitters. The collectors of these sense transistors are complementary protrusion signals! alternately commonly coupled to the non-inverted signal r and the inverted signal mr of r;
Furthermore, it is coupled to the input terminal of sense amplifier SA. Similarly, the above sense transistors T9・TIO~Tll・
The pace T12 is alternately commonly coupled to the non-inverted signal W and the inverted signal line W of the complementary write signal line W, and further coupled to the output terminal of the write amplifier WA. The above complementary slotting signal I1! The level of W is the level of the selected memory cell M when the bipolar mRAM is in the read operation mode.
It is set to be approximately at an intermediate potential of the read signal level of the complementary data line according to the stored data of C, and is used as a reference potential during a read operation. At this time, the sense transistors T9/TIO to Tll●T12 are in a differential configuration together with the drive transistors T3/T4 of the corresponding memory cells MC, and the sense amplifier SA is provided with a selected signal via the complementary read signal ir. A read current corresponding to the data stored in the memory cell MC can be obtained. On the other hand, when the bipolar Y-type RAM is in the write operation mode, the sense transistors T9 and TIO to T
Similarly, the transistors ll and T12 are in a differential configuration together with the drive transistors T3 and T4 of the corresponding memory cell MC. At this time, the complementary write signal W is higher than the high level of the holding voltage of the selected memory cell, or is higher than the holding voltage of the selected memory cell, according to the write data supplied from the data input terminal DI via the data cover DIB. It is set complementary to the level lower than the low level. This results in
Drive transistors T3 and T4 of the selected memory cell
is selectively turned on or off depending on the level of the complementary write signal line W. As a result, the data stored in each memory cell MC is rewritten according to the new write data. The data buffer DIB is the timing generation circuit TG.
According to the timing signal φad supplied from the ASI
Take in write data supplied from a logic block (not shown) of the C memory via a data input terminal DI,
Hold. This write data is transmitted to the write amplifier WA as a complementary write signal. The write amplifier WA is selectively activated according to the timing signal φwe supplied from the timing generation circuit TG, although this is not particularly limited. In this operating state, the write amplifier WA sets the level of the complementary write signal line W to a level according to the complementary write signal supplied via the data input buffer DIB. When the timing signal φWe is set to low level, the write amplifier WA receives the complementary write signal ! as described above. i! i!
The level of W is set to a predetermined intermediate level that becomes the read reference potential. Although not particularly limited, the sense amplifier SA is selectively activated in accordance with the timing signal φae supplied from the timing generation circuit TG. In this operating state, the sense amplifier SA amplifies the read signal transmitted from the selected memory cell MC via the complementary read signal Gr, and transmits it to the data output buffer DOB. Although there are no particular restrictions, the data output buffer DOB receives a timing signal φ supplied from the timing generation circuit TG.
selectively activated according to the OE. In this operating state, the data output bus DOB is connected to the sense amplifier S
It takes in the read signal output from A and sends it to a logic block (not shown) of the ASIC memory via the data output terminal DO. The timing generation circuit TG receives a chip enable signal CE and a write enable signal WE supplied as activation control signals from a logic block (not shown) of the ASIC memory.
Based on this, the various timing signals mentioned above are processed and supplied to each circuit of the Bibo-type RAM. As described above, the Bibo type 2 RAM of this embodiment has an ASIC memory as well as a logic block (not shown).
! Intimidate. The bibolar type RAM has a basic configuration of a memory array MARY including word lines arranged orthogonally and memory cells of complementary data class arranged in a lattice at the intersections of these word lines and complementary data lines, An X address decoder XAD and an X address drive circuit XD, and a Y address decoder YAD and a Y address drive circuit YD are provided for selectively selecting the word line or the complementary data line. The Bibo 1 type RAM receives an X address signal A from a logic block (not shown) of the AS/C memory.
XO to AXi and Y address signals AYO to AYj are supplied. These address signals are made complementary yj by the corresponding X address buffer XAB or Y address buffer TAB, and are further supplied to the corresponding X address decoder XAD or Y address decoder YAD. In this embodiment, the address signal holding function required for the address selection system of the bibolar RAM is provided by the X address drive circuit XD and the Y address drive circuit YD, as shown by the double frame in FIG. , X address buffer XAB and Y address buffer YAB do not have a latch function. The X address drive circuit XD and the Y address drive circuit YD include a plurality of unit circuits provided corresponding to the word lines or complementary data lines of the memory play MARY, and these unit circuits are connected to the X address decoder XAD.
Or take in the output signal of the Y address decoder YAD,
Each contains a latch to hold. In this example,
The latches provided in each unit circuit of the X address drive circuit XD and the Y address drive circuit YD, together with the corresponding unit circuit of the X address decoder XAD or Y address decoder YAD, constitute a 7-lip-flop circuit with a multi-input NOR function. As a result, in this example, as shown in FIG.
X address signal AXO to AXi and Y address signal AY
The cycle time tcy1 of the bipolar RAM is substantially equal to
Address decoder XAD or Y address decoder YAD
The sum of the transmission delay time tD1 until it is captured in the latch of the corresponding unit circuit of the complementary output circuit XD or the Y address drive circuit YD and the execution time tfX required for the write or read operation of the bibolar type RAM, i.e. , t(y l &-G tpl + tax.
That is, the conventional bipolar shown in FIGS. 5 and 7! In RAMK, the decoding processing time of the X address decoder XAD and Y address decoder YAD and the X address buffer XA, which influenced the cycle time tcY2.
The delay time of B and Y address backup 7A YAB and the transmission delay time due to signal wiring, etc. are determined by the address signal holding function of the X address drive circuit XD and the Y address drive circuit Y.
By having D hold it, the above address set after 7 o'clock IV
It is absorbed into IT▲8, and the cycle time of the bibolar RAM is correspondingly shortened. FIG. 8 shows another embodiment of the invention. The bihole type RAM shown in the figure includes an X address buffer circuit XAB with a ruff function that takes in and holds an address signal based on a timing signal φB&, and an output signal of a Y address decoder circuit YAD that takes in and holds an output signal based on a timing signal φSm. It includes a Y-address drive circuit YD with a convenient function. The Y address drive circuit YD can be configured as shown in FIG. On the other hand, the X address buffer circuit XAB. The X address decoder XAD and the X address drive circuit XD are
This will be explained below using FIG. Although some of the reference numbers shown in FIG. 9 are the same as those in FIGS. 1 and 2, they are assumed to indicate different items unless otherwise specified. In addition, the X address signals AXg to A in FIG.
Xi, complementary address signal ax (1 to axi and word l
Each of i w O ~ w m is address signals A1 ~ A5 in FIG. 9, complementary address signals al (al and &1) ~ 15 (a5 and a5), and word green Wl ~
It has been changed to W32. FIG. 9 shows the X address buffer circuit XAB shown in FIG.
Although not limited to 11%, which shows a specific circuit configuration of a part of the memory array MARY, in this embodiment, the memory array Any one of the 32 words aW1 to W32 located in MARY
A book will be selected. X address buffer XAB
Unit latch circuits ULA1 to ULA5 provided corresponding to address signals A1 to A5 are included within the circuit. Since the internal structures of each of the unit latch circuits ULAI to ULA5 are basically the same, only the unit latch circuit ULA1 will be described. The emitter of the transistor Q1, which receives the address signal A1 at its base, and the emitter of the transistor Q4, which receives the reference voltage VBI at its base, are commonly connected, so that the transistors Q1 and Q4 constitute a differential transistor pair. In this embodiment, the reference voltage VBI is supplied to the base of the transistor Q4.
An inverted signal of address signal A1 may also be applied. Transistor Q2, transistor Q3, and transistor Q5
and transistor Q6 similarly constitute a differential transistor pair. The differential transistor pair (Q5, Q6) transfers the current of the constant current source II to the differential transistor pair (Ql, Q4) according to the complementary clock signal (φsm, φam).
Alternatively, it is selectively supplied to the differential transistor pair (Q2, Q3). a transistor Q7 having an emitter resistance R3;
A transistor Q8 having an emitter resistor R4 is provided to cross-connect each input and output of the differential transistor pair (Q2, Q3). That is, each collector of the differential transistor pair (Q2, Q3) and the collector resistor Rl
, R2, respectively, are output signals al, al formed between
is the base of each differential transistor pair (Q2, Q3) [7
By being fed back, the latch circuit is released. While the transistor pair (Q2, Q3) is in operation, the transistor pair (Ql.Q4) is in an inactive state, so a write operation based on the address signal A1 is prohibited. Conversely, when the differential transistor pair (Q2, Q3) is inactive, the differential transistor pair (Ql, Q4) is activated, so a write operation is performed based on the value of address signal A1. Note that the power supply voltage Vl 1 is, for example, -5.2V,
Power supply voltage V. -1.8V is used for x2. Complementary address signals al, al. In order to selectively set only one of the signals I111 to l8 to a low level based on a2, a2, a3, &3K, a multi-emitter transistor Q is used.
ell, Qel2, ... Qe32 are provided. That is, multi-emitter transistor Qe 1 1, Qe
1 2, ...Qe 3 2 The combination of emitter outputs is achieved by the connection between each emitter and the signal generator 71S-18, and there is only one combination of emitters that becomes low level. Similarly, the signal edge 19 is determined based on the complementary address signals a4, a4, a5, a5.
~Multi-emitter transistor Qe41...Q to selectively set only one of J12 to low level
e52 is provided. One of the signals kl1 to l8 and the signal! The combination with any one of 79~/12 is 32
There are two combinations, and unit detection circuits UDI to UD32 are provided to detect a combination in which both of the two lines are at a low level. Since the internal configurations of the unit detection circuits UDI-UD32 are basically the same, the unit detection circuit UDI will be explained. A NAND circuit is constructed by transistors Q9 and QIO and a common collector resistor R5.
If at least one of the base input signals of transistors Q9 and QIO is high level, power supply current is supplied through this on-state transistor, resistor R5, and constant current source 4, so the voltage drop across resistor R5 causes the output to decrease. Voltage V is set to low level. Transistor Q9,Q
If all the base input signals of IO are low level, the transistor Q whose base is supplied with the reference voltage VB2
Only transistor ll is turned on, and transistor Qll and constant t
Since the power supply current flows only through the current source I4, the output voltage V is brought to a high level. The output turtle pressure V is the word rattan driver (X address drive circuit) X? is supplied to the word line via. Word edge driver XD is for each word! W1~W3
Unit word line driver UDRI provided corresponding to 2.
~Contains UDR32. The unit word line driver UDRI is composed of Darlington-connected transistors Q12 and Q13 and emitter resistors R6 and R7. The memory array MARY includes memory cells MCII, MC12, . Each memory cell has the same configuration; for example, memory cell MCII includes multi-emitter transistors Qe3, Qe4 whose bases and collectors are cross-connected, and load resistors R8, R9. The memory cell is connected to a holding current source 5 to hold memory cell information. Note that each memory cell may be a memory cell MC as shown in FIG. As shown in Figure 8, by configuring a bihole type RAM, the following
The indicated effect can be obtained. 171 That is, in contrast to the word line driver XDic shown in the first example, the word line driver XD shown in FIG. 9 does not have a latch function, so the number of components thereof is reduced. Therefore, it is easy to lay out each of the unit drivers UDR1 to UDR32 between the layout pitches of the word lines W1 to W32. Therefore, even if the layout area of the memory cell MC is reduced and the layout bits between word lines are reduced, each unit driver UDRI to UDR32 can be sufficiently laid out within the reduced pitch between the word lines. ．． A: The circuit of the word line driver XD has been devised so as not to hinder the high integration of memory cells. On the other hand, the Y address drive circuit YD has a latch function and has a larger number of open circuit elements than the X address drive circuit (word line driver) XD. However, the on-chip layout of the Y address drive circuit YD is affected by the reduction in the memory cell layout, whereas the on-chip layout of the word line driver XD is affected by the reduction in the memory cell layout. It is not affected by downsizing. For example, 1
Assuming that the number of word lines is 128 (that is, the unit circuit UDR is 128) in a memory array including 6 Kbit (2") memory cells, and 8 bit data is input/output, the The number of unit circuits UYD provided in the memory array is 16, and the number of complementary data line pairs included in the memory array is 128. Therefore, one unit circuit UYD has 8 pairs of complementary data lines. , and a sufficient layout area is maintained.In other words, even if each unit circuit UYDO to UYDn of the Y address drive circuit YD has a built-in latch function (circuit), its layout is sufficient. In addition, the Bibo 2 type RAM shown in Figure 8 has achieved a faster cycle time (address access time) from the following points of view. In the explanation of FIG. 9, it was explained that 32 memory cells are connected to a pair of complementary data cells DLI and DLI, but in the case of a large capacity memory device, 128 m or 256 m
memory cells are connected to a pair of complementary data lines.
In this case, the wiring length of each data line kDL1 or DLI is increased, and 128 or 256 memory cells are connected to each data line DLI or DLI, so that parasitic The capacitance value of the capacitor Cal or Cs2 becomes a large value.
In a conventional bibolar type RAM, the Y system access time is defined as the operation delay time of the Y address buffer YAB and Y address decoder YAD, the signal transmission delay time between the Y address buffer TAB and the Y address decoder YAD, and the Y address buffer YAB and Y address decoder YAD operation delay time.
The column selection transistors (T15 and T16 or T17 and T18 in FIG. 3) are selectively activated by the output signal of the address decoder YAD.
The parasitic capacitance f (Cm 1, C
g2) is the time required to discharge the charge accumulated in Therefore, as the capacitance value of the parasitic capacitance (Cal, C.2) increases, that is, as the amount of charge of the data line to be discharged (Q=CV) increases, the parasitic capacitance (Cs1, The discharge time required to discharge Cg2) becomes longer, and the Y system access time becomes longer. In other words, in a large capacity memory device, the cycle time (address access time) of that memory device
can be considered to be more dependent on the access time of the Y system than the access time of the X system. This is because data read and write operations from memory cells are
Even if one specific word line according to the system address signal is set to the selection level, the output signal of the Y address drive circuit causes the fifth column selection transistor T1 to be activated according to the Y address signal.
5 and T16 or T17 and T18 are turned on to turn on the charge charged in the parasitic capacitance of the corresponding complementary data line pair. This is because if the selection transistor is overcharged, it will not be performed qualitatively. therefore,
Speeding up the access time of the Y system is important for speeding up the cycle time of large-capacity memory devices. In the bipolar RAM shown in FIG. 8, a latch circuit that latches the output signal of the Y address decoder YAD is built into the Y address drive circuit YD. This is the time obtained by excluding the operation delay time of Y address L/S/Z7A YAB and Y address decoder YAD and the signal transmission delay time between Y address buffer TAB and Y address decoder YAD from the system access time. Therefore, even if the memory device has a large capacity, its Y-system access time appears to be shortened from the outside. Therefore, the access time (cycle time) of the memory device appears to be faster. As shown in this example above,
This invention is a bibolar type R constituting an ASIC' memory.
By applying it to semiconductor memory devices such as AM, the following effects can be obtained. (1) The address buffer such as a hyperpolar RAM does not have a latch function, but the address decoder or the address drive circuit that receives its output signal has a latch function that captures and holds the decoded result of the address signal. This reduces the transmission delay time from the activation of the clock Il signal such as the chip enable signal until the establishment of the word line selection signal or data line selection signal, the decoding processing time of each address decoder, and related information. (2) The above (I)
In section J, the unit circuit of each address decoder and the latch of the corresponding unit circuit of each address drive circuit are integrated to form a flip-7 flop circuit with multi-input logic function, so that the signal between the address decoder and the address drive circuit is If the propagation delay time can be further shortened, a 5gJ effect can be obtained. (3) The above (1) and (2) provide the effect that the cycle time of bipolar RAM, etc. can be substantially shortened and its speed can be increased. (4) The above (1) Term ~ (By the 3rd term, bibolar ffi
RAM is included.
The effect is that it is possible to improve the performance of digital systems including STC memory. (5) By providing each of the X address buffer XAB and the Y address drive port with a dual function, a high speed and highly integrated memory device can be provided. (6) 2 to X address drive white path or Y address drive circuit
By providing this function, each unit circuit of the X address decoder or each unit circuit of the Y address decoder can be
Multi-input circuit with more than human power (3- or 4-man power ECL circuit)
It can be done. Therefore, even if the number of address signals to be processed increases due to the increase in memory capacity, the number of decoding channels can be reduced, and the decoding time can be shortened. (7) The latch circuit built into the X address drive white circuit XD or the Y address drive circuit YD is a D-type latch circuit.
It is advantageous in terms of layout because it is slightly smaller in number than the number of components of a slave type runner. Moreover, memory consumption can be reduced. Although the invention made by the present inventor has been specifically explained based on Examples above, this invention is not limited to the above-mentioned Examples, and it should be noted that various changes can be made without departing from the gist of the invention. Of course. For example, in FIGS. 1 and 2, the X address decoder XAD and the X address drive circuit XD or the Y address decoder YAD and the Y address drive circuit YD do not need to be divided into blocks, and are each grouped together as one block. Good too. X address decoder XAD and Y address decoder Y
The AD may be a multi-stage decoder in which logic gate circuits that can be powered by about three people are combined in a tree shape. The latch provided in the Y address drive circuit YD may be an edge trigger type 7 flip-flop circuit. In this case, the master latch that generally constitutes the edge-triggered flip 7-lop circuit is realized by a buffer latch provided in the Y address buffer YAB, and the slave latch is provided in the Y address drive circuit YD. Drive 2
In FIG. 3, the memory array MARY can be effectively realized by using a plurality of memory mats. It may also be something that is released. Furthermore, the memory cells MC constituting the memory array MARY are PNP
It is also possible to use a parallel type high resistance in a PNP type load transistor, a parallel type resistor and a clamp diode instead of a PNP type load transistor, or a CMOS (complementary type MOS) circuit. It may be something that is done. The activation control signal supplied from the unillustrated logic block of the ASIC memory to the bipolar RAM may include a block selection signal, etc., and its name is not particularly limited. In FIGS. 1 to 3, the combination of the voltage sources of the circuit is arbitrary, such as setting the ground potential of the circuit to an appropriate positive power supply voltage and simultaneously setting the power source voltage Vee of the circuit to the ground voltage. Furthermore, the specific circuit configurations of each address decoder and address drive white path shown in FIGS. 1 and 2, the block configuration of the bipolar RAM shown in FIG.
Various embodiments may be adopted, such as the combination of control signals and address signals shown in the figure. The above explanation has mainly been about the case where the invention made by the present inventor is applied to the bibolar type RAM of AsIC memory, which is the field of application that is the background of the invention.
There are many things that are limited to this, for example, things that are used alone as bipolar type RAM, and sGaAs.
Ultra-high-speed RAM or bibolar CMOS type RA whose basic configuration is a metal compound semiconductor such as (gallium arsenide)
It can also be applied to M, etc. The present invention can be widely used in semiconductor memory devices having at least an address signal holding function and an address selection function, and digital devices including such 5TX semiconductor memory devices. [Effects of the Invention] A brief explanation of the effects obtained by the representative methods of fertilization disclosed in this book is as follows. In other words, the chip enable can be achieved by not providing a latch function in the address buffer of a bibolar RAM or the like, but by providing a latch function to capture and hold the decoded result of the address signal in the address decoder or the address drive circuit that receives its output signal. From the transmission delay time from activation control signals such as pull signals being enabled until the word line selection signal or data line selection signal is established, the decoding processing time of each address decoder and the transmission delay time of related signal wiring, etc. can be deleted. This allows bipolar RAM
It is possible to shorten the cycle time of ASIC memory including bibolar RAM and improve the performance of digital systems including ASIC memory.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、この発明が適用されたバイポーラ型ＲＡＭの
Ｘアドレスデコーダ及びＸアドレス駆動回路の一実施例
を示す回路図、 第２図は、この発明が適用されたバイボーラ型ＲＡＭの
Ｙアドレスデコーダ及びＹアドレス駆動回路の一実施例
を示す回路図、 第３図は、ｆＩＩＪ１図のＸアドレスデコーダ及びＸア
ドレス駆動回路ならびに第２図のＹアドレスデコーダ及
びＹアドレス駆動回路を含むバイボー２型ＲＡＭの一実
施例を示す回路ブロック図、第４図は、第３図のバイポ
ー２型ＲＡＭの一実施例を示すタイミング図、 第５図は、従来のバイボーラ型ＲＡＭの一例を示すタイ
ミング図、 第６図は、第３図のバイボーラ型ＲＡＭのアドレス選択
系の基本的構成を示す概念図、第７図は、第５図のバイ
ボーラ型ＲＡＭのアドレス選択系の基本的構成の一例を
示す概念図、第８図は、本発明の他の実施例にもとづく
バイボーラ型ＲＡＭのアドレス選択系の基本的構成を示
す概念図、FIG. 1 is a circuit diagram showing an embodiment of an X address decoder and an X address drive circuit of a bipolar RAM to which the present invention is applied, and FIG. 2 is a Y address decoder of a bipolar RAM to which the present invention is applied. FIG. 3 is a circuit diagram showing an embodiment of the X address decoder and Y address drive circuit of FIG. fIIJ1, and the Y address decoder and Y address drive circuit of FIG. 4 is a timing diagram showing an example of the bipolar type RAM shown in FIG. 3; FIG. 5 is a timing diagram showing an example of the conventional bipolar type RAM; FIG. 7 is a conceptual diagram showing an example of the basic configuration of the address selection system of the bibolar type RAM shown in FIG. 5. FIG. 8 is a conceptual diagram showing the basic configuration of an address selection system of a bibolar type RAM based on another embodiment of the present invention;

Claims (1)

【特許請求の範囲】 １、複数のメモリセル、と １つのメモリセルが１つのワード線と一対のデータ線に
結合されるよラに上記複数のメモリセルに結合された複
数のワード線及び複数対のデータ線、と アドレス信号を受け、上記複数のメモリセルから上記ア
ドレス信号に従う特定のメモリセルを選択する選択手段
、とを有し、 上記選択手段は上記複数のワード線から、特定のワード
線を選択する第１選択回路と、上記複数対のデータ線か
ら特定のデータ線対を選択する第２選択回路を有し、 上記第２選択回路は、アドレスバッファ回路、上記アド
レスバッファ回路の出力信号をデコードするデコーダ回
路、上記デコーダ回路の出力信号を取り込み、保持する
ラッチ回路と上記ラ■■■■■■■■■■■■■■■■
■■■■■■■■■■■■■■■■■■選択信号を発生
する駆動回路を含むことを特徴とする半導体集積回路装
置。[Claims] 1. A plurality of memory cells, and a plurality of word lines and a plurality of word lines coupled to the plurality of memory cells such that one memory cell is coupled to one word line and a pair of data lines. a pair of data lines, and selection means that receives an address signal and selects a specific memory cell according to the address signal from the plurality of memory cells, and the selection means selects a specific word from the plurality of word lines. a first selection circuit that selects a line; and a second selection circuit that selects a specific pair of data lines from the plurality of pairs of data lines; the second selection circuit includes an address buffer circuit; an output of the address buffer circuit; A decoder circuit that decodes the signal, a latch circuit that captures and holds the output signal of the decoder circuit, and the above la
■■■■■■■■■■■■■■■■■■ A semiconductor integrated circuit device comprising a drive circuit that generates a selection signal.