JPS63127487A - Memory circuit - Google Patents

Abstract

PURPOSE:To perform a high-speed and stable write operation by supplying the output of an input buffer circuit to an output circuit through an integration circuit in a memory circuit to control a read-out output buffer circuit through the use of the output of the input buffer circuit of a write-in control signal. CONSTITUTION:Buffer circuits B1-B4 and gates G1 and G2 are connected to the circuit 5 of a memory arrat 1, to which an address decoder 2, a word driver 3, Y-address decoder 4 and a digit line selection circuit 5 are connected, in an undermentioned way. Namely, the buffer circuits B2-B4 are used as the input buffer circuits, and the circuit B1 is used for an output buffer circuit, and a pulse generation circuit 6 is interposed between the circuit B3 and the gates G1 and G2. Besides, the circuits B1 and B3 are connected by the integration circuit 10. Thus, the impression timing margin of the write-in control signal is made large.

Description

【発明の詳細な説明】 この発明は、電流切換型メモリセルを有するバイポーラ
メモリ回路の如きメモリ回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to memory circuits such as bipolar memory circuits having current-switched memory cells.

電流切換型メモリセルを有するバイポーラメモリ回路は
、情報の読み出しサイクルと書き込みサイクルの区別を
書き込み制御信号を受けるとどうかによって行なってい
る。A bipolar memory circuit having a current switching type memory cell distinguishes between a read cycle and a write cycle of information depending on whether or not a write control signal is received.

そのため、例えば読み出しサイクル期間において書き込
み制御信号に雑音が加わると誤動作の原因となる。Therefore, if noise is added to the write control signal during the read cycle period, for example, it will cause malfunction.

上記の雑音等に対し回路が誤動作しないようにするため
に特開昭５２−３５５３５号公報に記載されているよう
に書き込み制御信号と、これを遅延させた信号とを論理
合成し、その遅延時間以下のパルス雑音を除去する方法
がある。しかしながら、」二足の公知の方法によると、
論理合成の結果、書き込み時間が減少するので、外部か
ら供給する書き込み制御信号のパルス幅を大きくしなげ
ればならず、そのため書き込みサイスル期間が長くなっ
てしまう。In order to prevent the circuit from malfunctioning due to the above-mentioned noise, the write control signal and a delayed signal are logically synthesized as described in Japanese Patent Laid-Open No. 52-35535, and the delay time is There are methods to remove pulse noise as follows. However, according to the known method of ``bipedal''
As a result of logic synthesis, the write time is reduced, so the pulse width of the write control signal supplied from the outside must be increased, resulting in a longer write cycle period.

この発明は、高速で安定した書き込み動作が行なわれる
メモリ回路を提供することにある。An object of the present invention is to provide a memory circuit that performs a stable write operation at high speed.

この発明の他の目的は、書き込み制御信号の印加タイミ
ングマージンを大きくできるメモリ回路を提供すること
にある。Another object of the present invention is to provide a memory circuit that can increase the application timing margin of a write control signal.

この発明の他の目的は、情報読み出し回路の動作電流の
変化によって生ずる基め電位の小さいメモリ回路を提供
することにある。Another object of the present invention is to provide a memory circuit in which the base potential caused by changes in the operating current of the information reading circuit is small.

この発明の更に他の目的は、以下の説明及び図面から明
らかとなるであろう。Further objects of the invention will become apparent from the following description and drawings.

この発明に従うと、外部から供給される書き込み制御信
号に対して所定の時間遅れを有し、かつ、そのパルス幅
に無関係に一定となるパルス幅の信号を形成するパルス
発生回路が設けられ、このパルス発生回路の出力信号が
実質的にメモリセルのための書き込み制御信号とされろ
。According to the present invention, a pulse generation circuit is provided which forms a signal having a predetermined time delay with respect to a write control signal supplied from the outside and having a constant pulse width regardless of the pulse width. The output signal of the pulse generation circuit is substantially a write control signal for the memory cell.

以下、実施例とともに、この発明の詳細な説明ずろ。The following is a detailed explanation of this invention along with examples.

第１図は、この発明の一実施例を示すバイポーラメモリ
回路のブロック図である。FIG. 1 is a block diagram of a bipolar memory circuit showing one embodiment of the present invention.

１はメモリアレイであり、後で第３図から明らかとなる
ような複数の電流切替（エミッタ結合）型メモリセルと
複数のワード線〜’Ｉ’１１ないしＷ３２．と、複数の
ディジット線Ｄ１ないしＤ　ｓ４とを含んでいろ。1 is a memory array, which includes a plurality of current-switched (emitter-coupled) memory cells and a plurality of word lines ~'I'11 to W32.1, which will become clear later from FIG. and a plurality of digit lines D1 to Ds4.

２はＸアドレスデコーダであり、複数ビットのアドレス
信号Ａ。ないしＡ４を受けることにより、上記メモリア
レイｌの複数のワード線のうちの１本を選択するための
Ｘアドレス選択信号を形成する。2 is an X address decoder, which receives a multi-bit address signal A; to A4, it forms an X address selection signal for selecting one of the plurality of word lines of the memory array I.

３はワードドライバであり、上記Ｘアドレスデコーダ２
の出力を受けろことによって上記ワード線の選択を行な
う。3 is a word driver, and the above-mentioned X address decoder 2
The word line is selected by receiving the output of the word line.

４はＹアドレスデコーダであり、複数ビットのアドレス
信号Ａ５ないし八〇を受けることにより上記メモリアレ
イの複数のディジット線を選択するためのＹアドレス選
択信号Ｙ、ないしＹ３２を形成する。Reference numeral 4 denotes a Y address decoder, which receives address signals A5 to A80 of multiple bits to form Y address selection signals Y to Y32 for selecting a plurality of digit lines of the memory array.

５は、ディジット線選択回路であり、上記Ｘアドレス選
択信号によって上記メモリアレイの複数のディジット線
を選択する。A digit line selection circuit 5 selects a plurality of digit lines of the memory array according to the X address selection signal.

第３図に上記第１図のメモリアレイ１．Ｘアドレスデコ
ーダ２．ワードドライバ３及びディジット線選択回路の
具体例が示されている。FIG. 3 shows the memory array 1 of FIG. X address decoder 2. A specific example of the word driver 3 and digit line selection circuit is shown.

メモリアレイ１は、それぞれか抵抗Ｒ０，Ｒ２、ダイオ
ードＤ、、Ｄ２及びマルヂエミッタトランジスタＱ１．
Ｑ２によって構成されマトリクス配置されたメモリセル
ＭＳ、ないしＭＳ２２、同一行に配置された複数のメモ
リセルに共通に接続されたワード線Ｗ　ＩＩＩ　Ｗ２１
、同一行に配置された複数のメモリセルに共通に接続さ
れた下側ワード線Ｗ、。The memory array 1 includes resistors R0, R2, diodes D, , D2 and multi-emitter transistors Q1 .
A word line W III W21 commonly connected to memory cells MS or MS22 configured by Q2 and arranged in a matrix, and a plurality of memory cells arranged in the same row.
, a lower word line W commonly connected to a plurality of memory cells arranged in the same row.

Ｗ２２、上記下側ワード線Ｗ　＋　２　、Ｗ　２２と負
電源端子ＶＥＥとの間に接続された保持電流源ＩＲ，，
ＩＲ２及び同−例に配置された複数のメモリセルに共通
に接続されたディジット線Ｄ１ないしり、とから構成さ
れている。W22, a holding current source IR connected between the lower word line W + 2, W 22 and the negative power supply terminal VEE,
It consists of IR2 and a digit line D1 commonly connected to a plurality of memory cells arranged in the same example.

Ｘアドレスデコーダ２は、入力アドレス信号に対しその
反転信号と非反転信号とを出力するアドレスバッファＢ
　Ａ　ｏないしＢＡ、と、それぞれのベースに上記アド
レスバッファＢＡ、ないしＢＡ、の出力信号を選択的に
受けるトランジスタＱ３ないしＱ４と、ベースに基糸電
圧Ｅ１を受けるトランジスタＱ５と抵抗Ｒ３，Ｒ，とか
ら構成されたノア回路２ビないし２５′とから構成され
ている。The X address decoder 2 includes an address buffer B that outputs an inverted signal and a non-inverted signal for the input address signal.
A o to BA, transistors Q3 to Q4 that selectively receive the output signals of the address buffers BA and BA at their respective bases, a transistor Q5 and resistors R3 and R, whose bases receive the basic thread voltage E1. It is composed of NOR circuits 2B to 25'.

ワードドライバ３は、それぞれがエミッタフォロワトラ
ンジスタが０６を含むエミッタフォロワ回路３１ないし
３５から構成されている。The word driver 3 is composed of emitter follower circuits 31 to 35, each of which includes an emitter follower transistor 06.

ディジット線選択回路５は、書き込み及び読み出し回路
５１、選択回路５２及び定電流回路５３から構成されて
いる。The digit line selection circuit 5 includes a write/read circuit 51, a selection circuit 52, and a constant current circuit 53.

書き込み及び読み出し回路５Ｉは、ディジット線り、な
いしＤ４に対応して設けられたトランジスタＱ７ないし
Ｑｌｏを含んでいる。一対のディジット線り、とり、、
Ｄ３とＤ４のうちの一方のディジット線ＤＩ、Ｄ３にエ
ミッタが接続されたトランジスタＱ７とＱ９は、コレク
タがセンス線Ｓ１に共通接続され、ベースが書き込み線
Ｗ１に共通接続されている。同様に他方のディジット線
Ｄ２．Ｄ−に接続されたトランジスタＱ８とＱ　１ｏは
コレクタが上記センス線Ｓｌと対をなすセンス線Ｓ２に
共通接続され、ベースが上記書き込み線Ｗ１と対をなす
書き込み線Ｗ。に共通接続されている。The write and read circuit 5I includes transistors Q7 to Qlo provided corresponding to the digit lines D4. A pair of digit lines,
Transistors Q7 and Q9 whose emitters are connected to one of the digit lines DI and D3 of D3 and D4 have their collectors commonly connected to the sense line S1 and their bases commonly connected to the write line W1. Similarly, the other digit line D2. The transistors Q8 and Q1o connected to D- have their collectors commonly connected to a sense line S2 which is paired with the sense line Sl, and whose bases are a write line W which is paired with the write line W1. are commonly connected.

選択回路５２は、上記ディジット線り、ないしＤ４に対
応して設けられたトランジスタＱ　＋　＋ないしＱ　１
４を含んでいる。一対のディジット線Ｄ１とＤ２に対応
させられたトランジスタＱ、、＆０．２のベースにはＹ
アドレスデコーダ５のＹアドレス選択信号Ｙ１が供給さ
れ、同様に他の一対のディジット線Ｄ３とＤ４に対応さ
せられたトランジスタＱ　＋３とＱ　１４のベースには
Ｙアドレス選択信号Ｙ２が供給される。The selection circuit 52 includes transistors Q + + to Q 1 provided corresponding to the digit lines or D4.
Contains 4. The base of the transistor Q, , &0.2 corresponding to the pair of digit lines D1 and D2
A Y address selection signal Y1 of the address decoder 5 is supplied, and a Y address selection signal Y2 is similarly supplied to the bases of transistors Q+3 and Q14, which correspond to another pair of digit lines D3 and D4.

定電流回路５３は、それぞれのディジット線Ｄ１ないし
Ｂ４と負電源端子ＶＥＥとの間に接続された定電流手段
ＩＲ３ないしＩＲａから構成されている。The constant current circuit 53 includes constant current means IR3 to IRa connected between the respective digit lines D1 to B4 and the negative power supply terminal VEE.

上記メモリアレイｌのメモリセルの選択、非選択及び選
択時の情報の読み出し、書き込みは、ディジット線に共
通接続されメモリセルのトランジスタと、読み出し書き
込み回路５１のトランジスタと選択回路の５２のトラン
ジスタとの電流切換動作に応じて決められる。Reading and writing of information during selection, non-selection and selection of the memory cells of the memory array I are carried out by the transistors of the memory cells commonly connected to the digit line, the transistors of the read/write circuit 51 and the transistors 52 of the selection circuit. Determined according to current switching operation.

すなわち、非選択のワード線は比較的低電位（以下ｖＬ
と称する）にされ、選択のワード線はこのワード線に接
続されたメモリセルにおける２つのトランジスタＱ、、
Ｑ２のコレクタ電位のうちの低い方の電位が、上記の非
選択のワード線に接続されたメモリセルにおける２つの
トランジスタＱ１゜Ｑ２のコレクタ電位のうちの高い方
の電位よりも高くなるように比較的高電位（以下ＶＨと
称する）にされる。In other words, unselected word lines have a relatively low potential (hereinafter vL
), and the selected word line is connected to the two transistors Q, , , in the memory cell connected to this word line.
Compare so that the lower potential of the collector potentials of Q2 is higher than the higher potential of the collector potentials of the two transistors Q1゜Q2 in the memory cell connected to the unselected word line. is set to a high potential (hereinafter referred to as VH).

非選択のＹアドレス選択線の電位は、上記ＶＨよりも若
干高いような高電位（以下ＶＹＨと称する）にされ、選
択のＹアドルス選択線の電位は、選択されたワード線に
接続されたメモリセルにおけろ２つのトランジスタＱ、
、Ｑ２の低い方のコレクタ電位よりも低い電位（以下Ｖ
ＹＬと称する）にされる。The potential of the unselected Y address selection line is set to a high potential (hereinafter referred to as VYH) slightly higher than the above-mentioned VH, and the potential of the selected Y address selection line is set to a high potential (hereinafter referred to as VYH) that is slightly higher than the above-mentioned VH, and the potential of the selected Y address selection line is set to a high potential (hereinafter referred to as VYH) that is slightly higher than the above-mentioned VH. Two transistors Q in the cell,
, a potential lower than the lower collector potential of Q2 (hereinafter referred to as V
(referred to as YL).

書き込み線Ｗ、、Ｗ、は、読み出し時において、選択の
ワード線に接続されたメモリセルのトランジスタＱ１の
コレクタ電位とトランジスタＱ２のコレクタ電位との中
間の基♀電位（以下ｖＲと称ずろ）にされ、書き込み時
において、書き込むべき情報に応じて選択された一方が
上記の２つのコレクタ電位の低い電位よりも低い電位（
以下ＬＷＬと称する）にされ他方がほぼ上記の基ＱＪｌ
ｉ位ｖＲにされる。During reading, the write lines W, , W, are set to a base potential (hereinafter referred to as vR) intermediate between the collector potential of the transistor Q1 and the collector potential of the transistor Q2 of the memory cell connected to the selected word line. At the time of writing, one selected according to the information to be written has a potential lower than the lower potential of the two collector potentials (
(hereinafter referred to as LWL) and the other is approximately the above group QJl
I will be placed in vR.

例えば、Ｙアドレス選択線Ｙ、が非選択の場合、このＹ
アドレス選択線Ｙ、の高電位ｖｖ＋１によって選択回路
５２のトランジスタＱＩＩとＱ　１２とがオン状態とさ
れ、定電流手段とＩｎ３．ＩＲ，にはこのトランジスタ
Ｑ　ＩｌＩ　Ｑ１０から電流が供給される。For example, if the Y address selection line Y is not selected, this Y
Transistors QII and Q12 of the selection circuit 52 are turned on by the high potential vv+1 of the address selection line Y, and the constant current means and In3. A current is supplied to IR from this transistor QIlIQ10.

そのため、メモリセルＭＳ　、、及びＭＢ２１において
ディジット線り、、Ｄ、に接続されたエミッタＱ＋。Therefore, the emitter Q+ connected to the digit lines, ,D, in memory cells MS, , and MB21.

Ｑ３はオフ状態のままである。また、読み出し書き込み
回路５１のトランジスタＱ７．Ｑ、もオフ状態のままで
ある。この場合、上記メモリセルＭＳ　ＩｌＩＭＳ２１
には、保持電流手段ＩＲ，，ＩＲ２によって情報保持の
ための電流が流れる。Q3 remains off. Also, the transistor Q7 of the read/write circuit 51. Q also remains off. In this case, the memory cell MS IlIMS21
A current for holding information flows through the holding current means IR, IR2.

ワード線ＷｌｌとＹアドレス選択線Ｙ、とによってメモ
リセルＭＳ、、が選択される。この場合、ディジット線
り、、Ｂ２にエミッタが結合された各トランジスタ相互
のベース電位によって、選択回路５２のトランジスタＱ
　ＩｌＩ　Ｑ１０はオフ状態である。Memory cells MS, , are selected by word line Wll and Y address selection line Y. In this case, the transistor Q of the selection circuit 52 is determined by the mutual base potential of each transistor whose emitter is coupled to the digit line B2.
IlI Q10 is in the off state.

特に制限されないが、メモリセルにおける記憶情報の１
がトランジスタＱ１のオン状態とトランジスタＱ、のオ
フ状態に対応させられ、０がトランジスタＱ１のオフ状
態とＱ、のオン状態に対応させられろ。Although not particularly limited, one piece of information stored in a memory cell
is made to correspond to the on state of transistor Q1 and the off state of transistor Q, and 0 is made to correspond to the off state of transistor Q1 and the on state of transistor Q.

読み出し時において上記の選択させたメモリセルＭＳ　
、、の情報カ月であるなら、このメモリセルＭＳ　、、
のトランジスタＱ、のベース電位はトランジスタＱ７の
ベース電位ｖＲよりも高く、従って上記トランジスタＱ
ｌのエミッタＱ１から定電流手段ＩＲ３に電流が流され
る。これに対し、トランジスタＱ２のベース電位はトラ
ンジスタＱ６のベース電位ｖＲよりも低く、上記トラン
ジスタＱ８から定電流手段ＩＲ，に電流か流される。上
記の電流がセンス線Ｓ２に接続された負荷抵抗Ｒ８に電
圧降下を起させる。すなわち、選択されたメモリセルＭ
Ｓ　、、における記憶情報の１に応じてセンス線ＳＩが
高レベルにされ、Ｂ２が低レベルにされる。The selected memory cell MS at the time of reading
If the information month of , , then this memory cell MS , ,
The base potential of the transistor Q is higher than the base potential vR of the transistor Q7, so the base potential of the transistor Q
A current is caused to flow from the emitter Q1 of 1 to the constant current means IR3. On the other hand, the base potential of the transistor Q2 is lower than the base potential vR of the transistor Q6, and a current flows from the transistor Q8 to the constant current means IR. The above current causes a voltage drop across the load resistor R8 connected to the sense line S2. That is, the selected memory cell M
The sense line SI is set to high level and B2 is set to low level in response to the stored information in S, , , and 1.

書き込み時において、例えば書き込み線Ｗ１が低電位Ｖ
ＷＬにされ、Ｗｏが基準電位ｖＲにされる。During writing, for example, the write line W1 is at a low potential V
WL, and Wo is set to the reference potential vR.

この場合、メモリセルＭＳ、、のトランジスタＱｌの予
めのオン状態１オフ状態に関係なく、このトランジスタ
Ｑ、とトランジスタＱ７との電流切替動作により、この
トランジスタＱ１のエミッタＱ、から定電流手段ＩＲ３
に電流が流される。その結果、トランジスタＱ、がオン
状態とされ、メモリセルＭＳ　、、には情報としての１
が書き込まれることになる。In this case, irrespective of the pre-on state 1 off state of the transistor Ql of the memory cell MS, .
A current is passed through. As a result, the transistor Q is turned on, and the memory cell MS , , carries 1 as information.
will be written.

第１図において、Ｂ２ないしＢ４はそれぞれ外部から入
力されるチップ選択信号Ｃ８，書き込み制御信号ＷＥ、
データ入力信号Ｄｉｎを受ける入力バッファ回路である
。In FIG. 1, B2 to B4 are a chip selection signal C8, a write control signal WE, and a write control signal WE, which are input from the outside, respectively.
This is an input buffer circuit that receives a data input signal Din.

上記バッファ回路Ｂ２は、バッファ回路Ｂ１とゲート回
路Ｇ、及びＧ、とに供給するための、入力のチップ選択
信号Ｃ８と同相の信号を出力する。なお、この実施例に
おいて、後述からも明らかとなるようにチップ、すなわ
ちメモリ回路は上記のチップ選択信号Ｃ８の低レベルに
よって選択状態とされ、高レベルによって非選択状態と
される。The buffer circuit B2 outputs a signal in phase with the input chip selection signal C8 to be supplied to the buffer circuit B1 and the gate circuits G and G. In this embodiment, as will be clear from the description below, the chip, ie, the memory circuit, is brought into the selected state by the low level of the chip selection signal C8, and is brought into the non-selected state by the high level.

バッファ回路Ｂ３は、後述するパルス発生回路６に供給
するための入力の書き込み制御信号ＷＥと同相の信号と
、上記バッファ回路Ｂ、に供給するための逆相の信号と
を出力する。上記書き込み制御信号ＷＥは、メモリセル
に情報を書き込むときに低レベルにされ、メモリセルか
ら情報を読み出すときに高レベルにされる。The buffer circuit B3 outputs a signal having the same phase as the input write control signal WE to be supplied to the pulse generation circuit 6, which will be described later, and a signal having the opposite phase to be supplied to the buffer circuit B. The write control signal WE is set to a low level when writing information to a memory cell, and set to a high level when reading information from a memory cell.

バッファ回路Ｂ４は、ゲートＧ、に供給するための入力
データ信号Ｄｉｎに対し逆相の信号と、ゲート回路Ｇ２
に供給するための同相の信号とを出力する。Buffer circuit B4 supplies a signal having an opposite phase to input data signal Din to be supplied to gate G, and gate circuit G2.
It outputs an in-phase signal to be supplied to the

パルス発生回路６は、第２図に示すように、上記バッフ
ァ回路Ｂ３から供給された書き込み制御信号ＷＥを遅延
させる第１の遅延回路７と、この遅延回路７から出力さ
れる遅延信号と上記書き込み制御信号ＷＥとを入力とす
るＮＯＲゲート回路Ｇ３と、このゲート回路Ｇ３の出力
信号を遅延させる第２の遅延回路８と、上記ゲート回路
Ｇ３の出力をセット入力とし、上記第２の遅延回路８の
出力をリセット入力とするリセット優先のフリップフロ
ップ回路９とにより構成され、上記フリップフロップ回
路９の反転出力Ｑから上記ゲート回路Ｇ、、Ｇ２に入力
する書き込み制御信号ＷＥ’を得るものである。As shown in FIG. 2, the pulse generation circuit 6 includes a first delay circuit 7 that delays the write control signal WE supplied from the buffer circuit B3, and a delay signal output from the delay circuit 7 and the write control signal WE supplied from the buffer circuit B3. A NOR gate circuit G3 receives the control signal WE as an input, a second delay circuit 8 delays the output signal of the gate circuit G3, and the second delay circuit 8 takes the output of the gate circuit G3 as a set input. A reset-priority flip-flop circuit 9 whose reset input is the output of the flip-flop circuit 9 is used to obtain a write control signal WE' input to the gate circuits G, , G2 from the inverted output Q of the flip-flop circuit 9.

ゲート回路Ｇｌは、上記のように入力バッファ回路Ｂ、
を介したチップ選択信号Ｃ８とパルス発生回路６を介し
た書き込み制御信号ＷＥ’と、バッファ回路Ｂ、を介し
た入力データ信号Ｄｉｎの反転信号とを受けることによ
り、書き込み線Ｗｌに書き込み信号を出力する。上記書
き込み線Ｗ１における書き込み信号は、上記パルス発生
回路６から供給される書き込み制御信号ＷＥ’が高レベ
ルのとき及び入力データ信号Ｄｉｎが情報の０に対応し
て低レベルのとき、前記の基準電位ｖＲとされ、上記書
き込み制御信号ＷＥ”が低レベルであり、かつ入力デー
タ信号Ｄｉｎが情報の１に対応して高レベルであるとき
前記の低電位ＶＷＬにされる。The gate circuit Gl is connected to the input buffer circuit B, as described above.
By receiving the chip selection signal C8 via the pulse generating circuit 6, the write control signal WE' via the pulse generation circuit 6, and the inverted signal of the input data signal Din via the buffer circuit B, a write signal is output to the write line Wl. do. The write signal on the write line W1 is applied to the reference potential when the write control signal WE' supplied from the pulse generating circuit 6 is at a high level and when the input data signal Din is at a low level corresponding to the information 0. vR, and when the write control signal WE'' is at a low level and the input data signal Din is at a high level corresponding to the information 1, the low potential VWL is set.

ゲート回路Ｇ、は、バッファ回路Ｂ４を介して入力デー
タ信号Ｄｉｎと同様の信号を受ける池は上記ゲート回路
Ｇ、と同様な構成とされ、従って、書き込み制御信号Ｗ
Ｅ’が低レベルであり、かつ入力データ信号Ｄｉｎが情
報のＯに対応して低レベルであるときのみ書き込み線Ｗ
。に低電位ＶＷＬのレベルの信号を出力し、それ以外で
は中間電位ｖＲのレベルの信号を出力する。The gate circuit G receives a signal similar to the input data signal Din via the buffer circuit B4, and has a configuration similar to that of the gate circuit G, and thus receives the write control signal W.
Write line W only when E' is low level and input data signal Din is low level corresponding to information O.
. At other times, a signal at the level of the low potential VWL is outputted, and at other times, a signal at the level of the intermediate potential vR is outputted.

上記構成の各回路ブロックは、周知の半導体集積回路技
術によって、１つの半導体基板上に形成される。Each circuit block having the above configuration is formed on one semiconductor substrate using well-known semiconductor integrated circuit technology.

第５図は、上記構成のバイポーラメモリ回路の。FIG. 5 shows a bipolar memory circuit having the above configuration.

タイムチャートを示している。It shows a time chart.

チップは、チップ選択信号ＣＥが時刻ｔｏにおいて低レ
ベルにされることに応じて選択状態とされる。The chip is placed in a selected state in response to the chip selection signal CE being set to a low level at time to.

次に、時刻ｔｓにおいてアドレス信号Ａ【が選択すべき
メモリセルに対応した状態に設定される。Next, at time ts, address signal A is set to a state corresponding to the memory cell to be selected.

上記時刻ｔ１から回路における遅延時間の後の時刻ｔ２
において選択されたメモリセルの情報に対応した信号Ｄ
　ＯＵＴが出力する。Time t2 after the delay time in the circuit from the above time t1
A signal D corresponding to the information of the memory cell selected in
OUT outputs.

データを書き込む場合は、例えば時刻ｔ３において入力
データＤｉｎが設定され、次いで時刻ｔ４において書き
込み制御信号ＷＥが予めの高レベルから低レベルにされ
る。When writing data, for example, input data Din is set at time t3, and then write control signal WE is changed from a predetermined high level to a low level at time t4.

パルス発生回路６におけるノアゲート回路Ｇ。NOR gate circuit G in pulse generation circuit 6.

は、上記の書き込み制御信号ＷＥが低レベルとされてい
る期間が遅延回路７の遅延時間Ｚ＋に達するとその２つ
の入力端子に低レベル信号を受けることになる。すなわ
ち、上記ノアゲート回路Ｇ９は、上記時刻ｔ４から時間
Ｚｌが経過した時刻ｔ５において低レベルから高レベル
に変化する信号を出力する。ＲＳＳフリップフロラフ路
９は、上記時刻ｔ、における上記ノアゲート回路Ｇ３の
出力信号によりセットされ、その反転出力端子Ｑにおけ
る書き込み制御信号ＷＥ’を低レベルにさせる。When the period during which the write control signal WE is at a low level reaches the delay time Z+ of the delay circuit 7, a low level signal is received at its two input terminals. That is, the NOR gate circuit G9 outputs a signal that changes from low level to high level at time t5 when time Zl has elapsed from time t4. The RSS flip-flop path 9 is set by the output signal of the NOR gate circuit G3 at the time t, causing the write control signal WE' at its inverting output terminal Q to be at a low level.

遅延回路８は、上記時刻ｔ５からその遅延時間Ｚ、を経
過した時刻ｔ６において高レベルとなる信号を出力する
。その結果、上記Ｒｓフリップフロップ回路９はリセッ
トされ、その反転出力端子間における書き込み制御信号
ＷＥ’を再び高レベルにさせる。The delay circuit 8 outputs a signal that becomes high level at time t6 when the delay time Z has elapsed from the above-mentioned time t5. As a result, the Rs flip-flop circuit 9 is reset, causing the write control signal WE' between its inverting output terminals to go high again.

従って、書き込み制御信号ＷＥの低レベル期間が遅延回
路７の遅延時間Ｚｌより長ければ常にゲート回路Ｇｌ及
びＧ２は、外部から供給される書き込み制御信号ＷＥか
ら時間Ｚ１だけ遅延させられた時刻から一定時間Ｚ２の
間だけ書き込み動作を行うことになる。Therefore, if the low level period of the write control signal WE is longer than the delay time Zl of the delay circuit 7, the gate circuits Gl and G2 always operate for a certain period of time from the time delayed by the time Z1 from the externally supplied write control signal WE. The write operation will be performed only during Z2.

上記の書き込み動作か終了した後の時刻ｔ７において新
らたなメモリセルを選択するようにアドレス信号Ａｉが
変更され、次いで上記と同様に情報の読み出し動作もし
くは書き込み動作が行なわれる。At time t7 after the above write operation is completed, the address signal Ai is changed to select a new memory cell, and then the information read or write operation is performed in the same manner as above.

上記のような電流切換型のメモリセルを有するバイポー
ラ回路において、任意のメモリセルに情報の書き込みを
するのに必要な最小の時間ｔｗ、すなわち書き込み制御
信号ＷＥ’における最小のパルス幅は、第６図の特性曲
線Ａのようにアドレス信号Ａｉに対する書き込み制御信
号ＷＥ’のセットアツプ時間ｔＷｓへに応じて変化する
。従って、上記書き込み制御信号ＷＥ’における低レベ
ルの期間すなわち一定の書き込み時間Ｚ２は上記書き込
み時間ｔｗよりも大きく設定する必要が有る。In a bipolar circuit having a current switching type memory cell as described above, the minimum time tw required to write information to an arbitrary memory cell, that is, the minimum pulse width of the write control signal WE' is the sixth As shown by the characteristic curve A in the figure, the write control signal WE' changes depending on the set-up time tWs for the address signal Ai. Therefore, the period during which the write control signal WE' is at a low level, that is, the constant write time Z2, needs to be set larger than the write time tw.

この実施例に従えば、ゲート回路Ｇ１．Ｇ２に供給する
書き込み制御信号ＷＥ’の低レベル期間Ｚ２は、パルス
発生回路６内の遅延回路８によって一定に決められ、外
部からの書き込み制御信号ＷＥの期間が遅延回路７の遅
延時間ＺＩよりも長ければこの期間に影響されない。According to this embodiment, gate circuit G1. The low level period Z2 of the write control signal WE' supplied to G2 is fixed by the delay circuit 8 in the pulse generation circuit 6, and the period of the write control signal WE from the outside is longer than the delay time ZI of the delay circuit 7. If it is long, it will not be affected by this period.

上記の外部から供給される書き込み制御信号ＷＥの低レ
ベル期間は上記書き込み時間ｔｗによって制限されるこ
となく、上記パルス発生回路６の起動に必要な期間、す
なわち遅延時間Ｚ１を若干越える期間まで短くすること
ができる。また、上記のように内部で書き込み制御信号
ＷＥ’を形成することから、上記の外部から供給する書
き込み制御信号ＷＥはそのバックェツジａをアドレス信
号Ａｉのバックェツジｂまで遅らせることができる。The low level period of the externally supplied write control signal WE is not limited by the write time tw, but is shortened to the period necessary for starting the pulse generating circuit 6, that is, a period slightly exceeding the delay time Z1. be able to. Furthermore, since the write control signal WE' is generated internally as described above, the write control signal WE supplied from the outside can delay the back-wage a to the back-wage b of the address signal Ai.

従って、上記の外部から供給する書き込み制御信号ＷＥ
は、そのタイミングマージンを大きくすることができる
。Therefore, the above externally supplied write control signal WE
can increase its timing margin.

メモリアレイにおけるいかなるメモリセルにも情報の書
き込みが生じないとする条件のもので設定される書き込
み制御信号の最大のパルス幅、すなわちノット・ライト
・パルス（Ｎｏｔ　ＷｒｉｔｅＰｌｕｓｅ）幅ｔｎｗｐ
は、第６図の曲線Ｂのように、アドレス信号に対する書
き込み信号のセットアツプ時間ｔＷｓＡによって変化し
、所定のセットアツプ時間ｔのもとて極少になる。上記
のセットアツプ時間ｔにおけるように、ノット・ライト
・パルス幅が小さいということは、書き込み制御信号線
にロジックスレッショールド電圧を越えるパルス雑音が
加わった場合、このパルス雑音が書き込み制御信号とみ
なされてしまい、メモリセルに誤って情報が書き込まれ
てしまうことを意味する。The maximum pulse width of the write control signal set under the condition that no information is written to any memory cell in the memory array, that is, the not write pulse (Not WritePlus) width tnwp
As shown by curve B in FIG. 6, .times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times..times.. The fact that the not write pulse width is small, as at the setup time t above, means that if pulse noise exceeding the logic threshold voltage is added to the write control signal line, this pulse noise will be considered a write control signal. This means that information is written to the memory cell by mistake.

この実施例に従うと、パルス発生回路６が、所定時間２
４以上のパルス幅の信号によって初めて起動される構成
とされているので、外部から供給される書き込み制御信
号ＷＥにパルス雑音が有っても、このパルス雑音は、上
記パルス発生回路６によって無視される。すなイつち、
ゲート回路Ｇ１゜Ｇ２に外部からの雑音が加えられない
ことにより、誤った書き込み動作は生じない。According to this embodiment, the pulse generating circuit 6
Since the configuration is such that it is activated only by a signal with a pulse width of 4 or more, even if there is pulse noise in the externally supplied write control signal WE, this pulse noise is ignored by the pulse generating circuit 6. Ru. Sunaitsuchi,
Since no external noise is applied to the gate circuits G1 and G2, no erroneous write operation occurs.

この実施例に対し、外部から供給される書き込み制御信
号ＷＥをバッファ回路Ｂ３を介して直接にゲート回路Ｇ
、、Ｇ２に供給するような場合、所定値以上のノット・
ライト・パルス幅ｔｎｗｐを得ろために、アドレス信号
に対する書き込み制御信号のセットアツプ時間ｔＷＳＡ
を所定値以上にしなければならない。In this embodiment, the write control signal WE supplied from the outside is directly sent to the gate circuit G via the buffer circuit B3.
,, when supplying to G2, knots exceeding a predetermined value
In order to obtain the write pulse width tnwp, the set-up time tWSA of the write control signal with respect to the address signal is
must be greater than a specified value.

これに対して、この実施例に従うと、内部で形成される
書き込み制御信号ＷＥ“が、外部から供給される書き込
み制御信号ＷＥに対し、パルス発主回路６の遅延時間Ｚ
、たけ遅延させられることにより、アドレス信号Ａｉの
バックェツジａから外部の書き込み制御信号ＷＥのバッ
クェツジｂまでの時間差を零まで減少させることが可能
である。On the other hand, according to this embodiment, the internally generated write control signal WE" has a delay time Z of the pulse generation circuit 6 with respect to the write control signal WE supplied from the outside.
, it is possible to reduce the time difference from the back-wage a of the address signal Ai to the back-wage b of the external write control signal WE to zero.

その結果、外部書き込み制御信号Ｗ百のタイミングマー
ジンを大きくすることができる。As a result, the timing margin of the external write control signal W100 can be increased.

この実施例においては前記の理由及び上記の理由により
書き込みサイクルをより高速度にすることができる。In this embodiment, the write cycle can be made faster for the reasons mentioned above and for the reasons mentioned above.

また実施例のように、書き込み制御信号によって出力バ
ッファ回路Ｂ８の動作を制御する構成であって、上記出
力バッファ回路Ｂ、の動作タイミングをゲート回路Ｇ、
、Ｇ、の動作タイミングと異ならせる構成とするときは
、次のような効果を得ろことができる。Further, as in the embodiment, the operation of the output buffer circuit B8 is controlled by the write control signal, and the operation timing of the output buffer circuit B is controlled by the gate circuit G.
, G, the following effects can be obtained.

すなわち、出力バッファ回路Ｂ＋は、例えば第４図のよ
うに、比較的重い終端抵抗ＲＬを持っている場合、高レ
ベルの出力を生じさせる動作電流と低レベルの出力を生
じさせる動作電流が大きく異なることになる。例えば高
レベルの出力を生じさせる動作ｉｌｔ流は２２ｍＡ程度
の大きい値とされ、低レベルの出力を生じさせる動作電
流は６ｍＡ程度の小さい値とされる。In other words, when the output buffer circuit B+ has a relatively heavy termination resistor RL, as shown in FIG. 4, for example, the operating current that produces a high-level output and the operating current that produces a low-level output are significantly different. It turns out. For example, the operating current that produces a high level output is set to a large value of about 22 mA, and the operating current that produces a low level output is set to a small value of about 6 mA.

第１図の構成によると、書き込み動作でないとき、出力
バッファ回路Ｂ、からは、アドレス信号Ａｔによって選
択されたメモリセルの記憶情報に対応した信号が出力し
ている。上記の出力バッファ回路Ｂ、の出力は、書き込
み制御信号ＷＥの低レベルによって書き込み動作とされ
たとき、強制的に低レベルにされる。According to the configuration shown in FIG. 1, when there is no write operation, the output buffer circuit B outputs a signal corresponding to the storage information of the memory cell selected by the address signal At. The output of the output buffer circuit B is forced to a low level when a write operation is performed by the low level of the write control signal WE.

従って、例えば第５図りのように、書き込み制御信号Ｗ
Ｅが時刻ｔｌｏにおいて低レベルにされると、この時刻
ｔｌＯとほぼ同じ時刻ｔｌｌにおいて出力バッフ７回路
Ｂ１はその出力が高レベルから低レベルに変化させられ
ることになり、その動作電流が大きく変化することにな
る。Therefore, for example, as shown in the fifth diagram, the write control signal W
When E is set to a low level at time tlo, the output of the output buffer 7 circuit B1 is changed from a high level to a low level at a time tll, which is approximately the same as this time tlO, and its operating current changes greatly. It turns out.

メモリ回路の電源線、例えば接地配線ＧＮＤのインダク
タンス成分及び抵抗成分（図示しない）には、上記の動
作電流の大きい変化に応じて電圧が発生させられる。そ
のため、接地配線ＧＮＤの電位は、第５図Ｉのように変
化する。A voltage is generated in the inductance component and resistance component (not shown) of the power supply line of the memory circuit, such as the ground wiring GND, in response to the above-mentioned large change in the operating current. Therefore, the potential of the ground wiring GND changes as shown in FIG. 5I.

この実施例のようにすると、外部からの書き込み制御信
号に対して書き込み動作が、遅延回路７による遅延時間
Ｚ＋だけ遅らされるので、上記電源線の変動タイミング
と書き込みパルスＷ。、Ｗ。In this embodiment, the write operation is delayed by the delay time Z+ by the delay circuit 7 in response to the write control signal from the outside, so that the fluctuation timing of the power supply line and the write pulse W are delayed. ,W.

のフロントエツジ（書き込み動作開始タイミング）との
位相をずらすことができる。従って、安定した電源電圧
状態で書き込み動作を行なうことができる。The phase with the front edge (write operation start timing) can be shifted. Therefore, a write operation can be performed in a stable power supply voltage state.

第７図は、上記電源線における電位の変動を小さくする
ため、上記バッファ回路Ｂ、から出力される書き込み制
御信号を積分回路１０を介して出力バッファ回路Ｂ１に
供給しようとするものである。In FIG. 7, a write control signal outputted from the buffer circuit B is supplied to the output buffer circuit B1 via the integrating circuit 10 in order to reduce fluctuations in the potential on the power supply line.

これにより、バッファ回路Ｂ、の制御信号の立ち上り及
び立ち下りの変化率を小さくできるから電源線ＧＮＤの
電圧変動を小さくすることができ、この変動タイミング
と書き込みパルスＷ１との立ち上りタイミングとが同期
したものであっても、安定した書き込み動作を図ること
ができるようになる。As a result, the rate of change in the rise and fall of the control signal of the buffer circuit B can be reduced, so that the voltage fluctuation of the power supply line GND can be reduced, and the timing of this fluctuation is synchronized with the rise timing of the write pulse W1. It is now possible to achieve stable write operations even if the

なお、上記出力バッファ回路Ｂ、の制御信号ＷＥは、こ
の信号ＷＥを形成する入力バッファ回路Ｂ３の出力駆動
能力を小さくすること等によりその立ち上り又は立ち下
りの変化率を小さくするものであってもよい。Note that the control signal WE of the output buffer circuit B may be such that the rate of change in its rise or fall is reduced by, for example, reducing the output driving capability of the input buffer circuit B3 that forms this signal WE. good.

この発明は、前記実施例に限定されず、パルス発生回路
６は、種々変形でき、論理レベルの採り方によっては、
ゲート回路Ｇ、をＮＡＮＤゲート回路等用いるものであ
ってもよい。また、フリップフロップ回路９と遅延回路
８とは、ワンショットマルチバイブレークに置き換える
ものであっても良い。The present invention is not limited to the embodiments described above, and the pulse generation circuit 6 can be modified in various ways, depending on how the logic levels are determined.
The gate circuit G may be a NAND gate circuit or the like. Further, the flip-flop circuit 9 and the delay circuit 8 may be replaced with a one-shot multi-by-break circuit.

パルス発生回路６には、第８図のように、抵抗Ｒ９ない
しＲ９、トランジスタＱｔｏないしＱ　ｔ３、および基
準電圧源Ｅ２．Ｅ３から構成され、チップ選択信号ε否
と書き込み制御信号Ｗ百を受ける論理回路から、書き込
み制御信号を供給するようにしても良い。As shown in FIG. 8, the pulse generating circuit 6 includes resistors R9 to R9, transistors Qto to Qt3, and reference voltage sources E2. The write control signal may be supplied from a logic circuit consisting of E3 and receiving the chip selection signal ε/NO and the write control signal W100.

なお、第８図においては読み出し動作時にトランジスタ
Ｑ＋５とＱ２１１はそのベースが基準電位Ｅ４よりも高
電位にされるのでオン状態にされる。これに応じてトラ
ンジスタＱ　ｔ　？　＋　Ｑ　２８はオフ状態とされる
。トランジスタＱ　２９とＱ　３０のうちの入力データ
の信号Ｄｉｎによりオン状態とされるトランジスタの電
流が上記トランジスタのＱ　２５又はＱ　ｘｅを介して
抵抗ＲＩＯに流されるので、書き込み線Ｗ１゜Ｗｏの電
位はｖＲの同電位にされる。In FIG. 8, during the read operation, the bases of the transistors Q+5 and Q211 are set at a higher potential than the reference potential E4, so that they are turned on. Accordingly, the transistor Q t? +Q 28 is turned off. Out of the transistors Q29 and Q30, the current of the transistor turned on by the input data signal Din is passed through the transistor Q25 or Qxe to the resistor RIO, so the potential of the write line W1°Wo is It is set to the same potential as vR.

書き込み動作時において、上記トランジスタＱ　２５と
Ｑ　２Ｂはオフ状態とされる。このとき、例えば入力デ
ータ信号Ｄｉｎが高レベルであれば、トランジスタＱ　
２９はオン状態、Ｑ　３０はオフ状態である。During a write operation, the transistors Q25 and Q2B are turned off. At this time, for example, if the input data signal Din is at a high level, the transistor Q
29 is in the on state, and Q30 is in the off state.

上記トランジスタＱ　２９の電流がトランジスタＱ　２
Ｂを介して抵抗ＲＩＯとＲ１２に流されるので、書き込
み線Ｗｌは低電位ＶＷＬにされ、Ｗｏは中間電位ｖＲに
される。The current of the transistor Q 29 is the current of the transistor Q 2
Since the voltage is applied to the resistors RIO and R12 via B, the write line Wl is set to a low potential VWL, and Wo is set to an intermediate potential VR.

なお、抵抗Ｒ７に接続された線ｅからは、出力バッファ
回路のための制御信号が出力される。Note that a control signal for the output buffer circuit is output from the line e connected to the resistor R7.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、この発明の一実施例を示すブロック図、第２
図は、この発明に係るパルス発生回路の論理回路図、第
３図は、メモリアレイの具体的な回路図、第４図は、出
力バッファ回路の具体的な回路図、第５図は、この発明
に係るバイポーラメモリ回路の動作波形図、第６図はバ
イポーラメモリ回路の書き込み特性曲線図、第７図は、
この発明の他の一実施例を示す要部論理回路図、第８図
は、他の実施例の回路図である。 １、・・・メモリアレイ、２・・・アドレスデコーダ。 ３・・・ワードドライバ、４・・・Ｙアドレスデコーダ
。 ５・・・ディジット線選択回路、６・・パルス発生回路
。 ７．８・・・遅延回路、９・・・フリップフロップ回路
。 １０・・・積分回路、Ｂ＋・・・出力バッファ回路、８
２〜Ｂ４・・・入力バッファ回路、０１〜Ｇ３・・・ゲ
ート回路。 〆 代理人　　弁理士　小川　勝男（，１、−７ズ、 第　　１　　図 第　　２　　図 第　　Ｏ図 第　　６　　図FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG.
3 is a specific circuit diagram of the memory array, FIG. 4 is a specific circuit diagram of the output buffer circuit, and FIG. 5 is a logic circuit diagram of the pulse generation circuit according to the present invention. An operating waveform diagram of the bipolar memory circuit according to the invention, FIG. 6 is a write characteristic curve diagram of the bipolar memory circuit, and FIG. 7 is a diagram of the write characteristic curve of the bipolar memory circuit.
FIG. 8 is a main logic circuit diagram showing another embodiment of the present invention. FIG. 8 is a circuit diagram of another embodiment. 1. Memory array, 2. Address decoder. 3...Word driver, 4...Y address decoder. 5... Digit line selection circuit, 6... Pulse generation circuit. 7.8...Delay circuit, 9...Flip-flop circuit. 10...Integrator circuit, B+...Output buffer circuit, 8
2-B4...Input buffer circuit, 01-G3...Gate circuit. 〆Representative Patent Attorney Katsuo Ogawa (, 1, -7s, Figure 1 Figure 2 Figure O Figure 6

Claims (1)

【特許請求の範囲】[Claims] １、書き込み制御信号の入力バッファ回路の出力で読み
出し出力バッファ回路を制御するメモリ回路において、
上記出力バッファ回路を制御する書き込み制御信号は、
積分回路を介して上記入力バッファ回路の出力から上記
出力バッファ回路に供給するものであることを特徴とす
るメモリ回路。1. In a memory circuit that controls a read output buffer circuit with the output of an input buffer circuit of a write control signal,
The write control signal that controls the above output buffer circuit is
A memory circuit characterized in that the output of the input buffer circuit is supplied to the output buffer circuit via an integrating circuit.