JPH03203775A - 表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は表示装置の駆動回路に関し、特に、表示装置の
大容量化、高精細化に対応した表示装置の駆動回路に関
する。

（従来の技術） 第７図に従来のマトリクス型液晶表示装置のブロック図
を示す。液晶表示パネルｌには、複数のソース電極（図
示せず）が互いに平行に配設されており、ソース電極に
交差して、複数のゲート電極（図示せず）が配設されて
いる。ソース電極には上側ソースドライバ７ａ及び下側
ソースドライバ７ｂが接続されている。また、ゲート電
極にはゲートドライバ８が接続されている。表示装置に
よっては、ゲートドライバは、液晶表示パネル１の左右
に設けられる場合もある。上側ソースドライバ７ａ及び
下側ソースドライバ７ｂには、ＲＧＢデジタル映像信号
がシリアルに入力される。ＲｌＧ及びＢの各映像信号は
、ｒＯＪ又はｒｌＪの値をとり、従って、この表示装置
では、８色のカラー表示が可能である。上側ソースドラ
イバ７ａには、映像信号に同期したクロ・ツクＤＯＴＣ
ＬＫを１／２に分周したクロック５ＣＬＫが供給される
。

これに対して、下側ソースドライバ７ｂには、クロック
５ＣＬＫをインバータ９によって反転させたクロック５
ＣＬＫが供給されている。

上側ソースドライバ７ａ及び下側ソースドライバフｂは
それぞれクロック５ＣＬＫ及び５ＣＬＫに同期して、入
力される映像信号をシフトしながら取り込んでゆく。

ＲＧＢ映像信号によるカラー表示を行うために、液晶表
示パネルｌには、第８図に示すように、ストライブ状の
カラーフィルタが、Ｒフィルタ、Ｇフィルタ、Ｂフィル
タの順序で繰り返し配列される。このようなカラーフィ
ルタの配列方式は、「縦ストライブ配列」と称される。

液晶表示パネル１のソース電極を液晶表示パネルｌの片
側に配置された１個のソースドライバで駆動する場合に
は、入力映像信号に同期したクロックＤＯＴＣＬＫを、
ソースドライバに映像信号を取り込むためのシフトクロ
ックとしてそのまま用いる必要がある。しかし、高解像
度の表示装置に於いては、映像信号は高速（例えば２５
．１７５ＭＨｚ）で入力されるため、シフト速度が遅い
従来の中耐圧ソースドライバでは映像信号をサンプリン
グすることができない。従って、第７図に示したように
、上側ソースドライバ７ａと下側ソースドライバ７ｂと
の２個のソースドライバを設け、上側ソースドライバ７
ａで奇数番目の映像信号をサンプリングし、下側ソース
ドライバ７ｂで偶数番目の映像信号をサンプリングする
ことが考えられている。第７図の表示装置に於けるソー
スドライバ７ａ及び７ｂと液晶表示パネル１との接続状
態を第９図に示す。また、第７図の表示装置に於ける映
像信号のサンプリングタイミングを第１０図に示す。上
側ソースドライバ７ａはクロック５ＣＬＫの立ち上がり
エツジで奇数番目の映像信号を取り込み、下側ソースド
ライバ７ｂはクロック５ＣＬＫとは逆位相のクロック５
ＣＬＫの立ち上がりエツジで偶数番目の映像信号を取り
込む。

（発明が解決しようとする課題） 液晶表示パネル等の表示ユニットを駆動するためにはＴ
ＴＬレベルよりも高い電圧が必要とされるため、ソース
ドライバとしては、このような電圧に耐えることができ
るように中耐圧プロセスで作製された、いわゆる中耐圧
ソースドライバが用いられている。近年に於ける表示装
置の大容量化に伴う映像信号の高速サンプリングの要求
に対処するためは、上述したように上下２系統のソース
ドライバで液晶表示パネルを駆動するといった対策が考
えられている。しかし、この方式によっても、例えば（
２５，１７５／２）ＭＨｚのサンプリング速度が要求さ
れる。従来の中耐圧ドライバの動作速度の上限は高々６
ＭＨｚ程度であるので、上記要求を満たすことができな
い。このため、ｌ走査線分又は１フレ一ム分の映像信号
を一時的に記憶するためのラインバッファ或いはフレー
ムバッファを設ける必要が生じ、駆動回路のコストアッ
プにつながる。

本発明はこのような現状に鑑みてなされたものであり、
その目的は、従来の中耐圧プロセスで作製されたソース
ドライバを用いて大容量の表示装置を駆動することがで
き、しかも大幅なコストアップを招来することのない表
示装置の駆動回路を提供することにある。

（課題を解決するための手段） 本発明の表示装置の駆動回路は、互いに並行する複数の
信号電極が配設された表示ユニットを駆動するための、
表示装置の駆動回路であって、シリアルに入力されるデ
ジタル映像信号を複数ビット幅のパラレル信号の列に変
換する手段、及び該変換手段が出力する該パラレル信号
を所定回数取り込み、取り込んだ信号に基づいて該信号
電極を駆動する手段を備えており、そのことにより上記
目的が達成される。

（実施例） 本発明を実施例について以下に説明する。

第１図に本発明の一実施例を用いたマトリクス型液晶表
示装置のブロック図を示す。本実施例は、ＴＴＬレベル
のデジタルＲＧＢ映像信号に基づいて８色のカラー表示
を行う駆動回路である。液晶表示パネルｌには、「従来
の技術」の項で述べたように、縦ストライブ配列方式で
カラーフィルタが設けられている。

第１図に示すように、液晶表示パネルｌには、上側ソー
スドライバ２ａ及び下側ソースドライバ２ｂが接続され
ている。上側ソースドライバ２ａ及び下側ソースドライ
バ２ｂには、シリアル／パラレル変換回路３ａ及び３ｂ
がそれぞれ接続されている。第１図に於いて、ゲートド
ライバ、制御回路等の図示は省略している。

シリアル／パラレル変換回路３ａ及び３ｂに、ＲＧＢ映
像信号がシリアルに入力される。上側ソースドライバ２
ａに接続されたシリアル／パラレル変換回路３ａは、映
像信号に同期したクロックＤＯＴＣＬＫを１／２に分周
したクロック５ＣＬＫに従って、奇数番目の映像信号を
取り込む。これに対して下側ソースドライバ２ｂに接続
されたシリアル／パラレル変換回路３ｂは、クロック５
ＣＬＫをインバータ４によって反転させたクロック５Ｃ
ＬＫに従って、偶数番目の映像信号を取り込む。シリア
ル／パラレル変換回路３ａ及び３ｂには又、後述するＳ
ｌ、ｓ２及びｓ３３個が入力されている。更に、シリア
ル／パラレル変換回路３ａ及び３ｂには、後述する信号
ＵＣＬＫ及び信号ＬＣＬＫがそれぞれ入力されている。

シリアル／パラレル変換回路３ａ及び３ｂは、シリアル
に入力される映像信号を８ビツト幅のパラレル信号の列
に変換する。従って、上側ソースドライバ２ａ及び下側
ソースドライバ２ｂは、それぞれシリアル／パラレル変
換回路３ａ及び３ｂから、映像信号を８ピツトずつ受は
取る。ソースドライバ２ａ及び２ｂには、シリアル／パ
ラレル変換回路３ａ又は３ｂからの映像信号をラッチす
るタイミングを与えるシフトクロックＸＣＫが供給され
ている。

シリアル／パラレル変換回路３ａについて説明する。シ
リアル／パラレル変換回路３ａは、シリアルに入力され
るＲ、　Ｇ及びＢ信号のそれぞれを８ビツトパラレル信
号に変換するための変換部３０ａ（第２図参照）と、変
換部３０ａの出力映像信号を並べ変えて上側ソースドラ
イバ２ａに８ビツトずつ３回に分けて送出する出力部３
１ａ（第３図参照）とを備えている。シリアル／パラレ
ル変換回路３ｂは、クロック５ＣＬＫ及びＵＣＬＫ信号
の代わりにクロック５ＣＬＫ及びＬＣＬＫ信号がそれぞ
れ用いられることを除いては、シリアル／パラレル変換
回路３ａと同様の構成を有している。シリアル／パラレ
ル変換回路３ａの動作に関わるタイミングを第５図に示
す。

第２図に示す変換部３０ａは、Ｒ信号、Ｇ信号及びＢ信
号にそれぞれ対応するシフトレジスタ３２〜３４を備え
ている。シフトレジスタ３２〜３４にはＤフリップフロ
ップ３５〜３７がそれぞれ接続されている。シフトレジ
スタ３２は、クロック５ＣＬＫに従って、シリアルに入
力されるＲ信号の内の奇数番目の信号をシフトし、８ピ
ツトのパラレル信号に変換されたＲ信号を出力端子Ｑｏ
〜Ｑｓに出力する。シフトレジスタ３２に８ピツトの映
像信号が蓄えられた後に、第５図に示すようにＤフリッ
プ７０ツブ３５にＵＣＬＫ信号が入力され、ＵＣＬＫ信
号の立ち上がりエツジで、シフトレジスタ３２からの出
力映像信号はＤフリップフロップ３５に転送され、映像
信号ＵＲＯ−ＵＲ７としてＤフリップフロップ３５から
出力される。

Ｇ信号に対応するシフトレジスタ３３及びＤフリップフ
ロップ３６並びに８個号に対応するシフトレジスタ３４
及びＤフリップフロップ３７も、同様に動作する。Ｇ信
号に対応するＤフリップフロップ３６からは、８ピツト
の映像信号ＵＧＯ〜ＵＧ７が出力され、Ｂ信号に対応す
るＤフリップフロップ３７からは、８ビツトの映像信号
ＵＢＯ〜ＵＢ７が出力される。

シリアル／パラレル変換回路３ａの出力部３１ａを第３
図に示す。出力部３１ａは、８個の選択回路３９を備え
ている。第２図の変換部３０ａの出力信号は、第３図に
示すように並べ変えられて出力部３１ａに入力される。

各選択回路３９は、第４図に示すように、３個のＡＮＤ
ゲー）４１〜４３及びＯＲゲート４４から構成されてい
る。

出力部３１ａには、第５図に示す波形を有する５ｌ−Ｓ
３信号が入力される。変換部３０ａのＤフリップフロッ
プ３５〜３７から映像信号が出力され、変換部のシフト
レジスタ３２〜３４が次の８ビツトの映像信号を取り込
んでいる間に、Ｓｌ〜Ｓ３信号が順次Ｈレベルになり、
変換部３０ａからの映像信号が３回に分けて、出力部３
１ａから上側ソースドライバ２ａへ送出される。Ｓｌ信
号がＨレベルの間には、出力部３１ａからは以下の映像
信号が出力される。

ＵＲＯｌＵＧＯｌＵＢＯ，ＵＲＩ、ＵＧＩ、ＵＢｌ、Ｕ
Ｒ２、ＵＣ２゜ Ｓ２信号がＨレベルの間には、出力部３１ａからは以下
の映像信号が出力される。

ＵＢ２、ＵＲ３、ＵＣ２、ＵＢ３、ＵＲ４、ＵＣ２、Ｕ
Ｂ４、ＵＲ５゜ また、Ｓ３信号がＨレベルの間には、出力部３１ａから
は以下の映像信号が出力される。

ＵＣ２、ＵＢ５、ＵＲ６、ＵＣ２、ＵＢ６、ＵＲＩ、Ｕ
Ｃ２、ＵＢ７゜ 第６図に上側ソースドライバ２ａの要部を示す。

上側ソースドライバ２ａは、第３図の出力部３１ａから
出力される映像信号ＵＤＯ〜ＵＤ７にそれぞれ対応する
８個のシフトレジスタ２０〜２７を備えている。シフト
レジスタ２０〜２７のそれぞれは、シフトクロックＸＣ
Ｋの立ち下がりエツジで出力部３１ａからの映像信号を
取り込み、且つシフトする。

以上で説明したシリアル／パラレル変換回路３ａ及びソ
ースドライバ２ａによる８ピ、ト分の映像信号の取り込
みが複数サイクルにわたって行われ、ソースドライバ２
ａ内のシフトレジスタ２０〜２７に、全ての奇数番目の
画素用のソース電極に対応する映像信号が取り込まれ、
シフトレジスタ２０〜２７から並列に出力される。ソー
スドライバ２ａは、シフトレジスタ２０〜２７から出力
される映像信号を、ソース電極を駆動するのに適した電
圧レベルの駆動信号に変換し、駆動信号をソース電極に
出力する。シリアル／パラレル変換回路３ｂ及びソース
ドライバ２ｂは、偶数番目の映像信号に対して、同様の
処理を行う。

本実施例では、シリアル／パラレル変換回路３ａ及び３
ｂを設けたために、ソースドライバ２ａ及び２ｂに入力
されるシフトクロックＸＣＫの周波数は、クロックＤＯ
ＴＣＬＫの周波数が２５．１７５ＭＨｚの場合に、１１
５の５　、０３５　Ｍ　Ｈｚとなる。従って、ソースド
ライバ２ａ及び２ｂを従来の中耐圧プロセスで作製した
場合に於いても、充分な動作速度が得られる。

（発明の効果） 本発明によれば、従来の中耐圧プロセスで作製されたソ
ースドライバを用いて高速の映像信号を処理し、ライン
バッファやフレームバッファを必要とせずに、大容量の
表示装置を駆動することができる表示装置の駆動回路が
提供される。必要とされるシリアル／パラレル変換手段
は、高々数ビットのシフトレジスタ、フリップフロップ
等を用いて構成することができ、従来の駆動回路からの
コストアップは殆どない。

４、　　　の、　な！Ｈ 第１図は本発明の一実施例を用いたマトリクス型液晶表
示装置の要部を示すブロック図、第２図はその実施例に
於けるシリアル／パラレル変換回路中の変換部を示すブ
ロック図、第３図及び第４図はその実施例に於けるシリ
アル／パラレル変換回路中の出力部を示すブロック図、
第５図はその実施例の動作を説明するためのタイミング
図、第６図はその実施例に於けるソースドライバの要部
を示すブロック図、第７図は従来の駆動回路の一例を用
いたマトリクス型液晶表示装置のブロック図、第８図は
液晶表示パネルに於けるカラーフィルタの縦ストライブ
配列を模式的に示す図、第９図は第７図の表示装置に於
ける液晶表示パネルとソースドライバとの接続状態を示
す図、第１０図は第７図の表示装置に於ける映像信号の
サンプリングタイミングを示すタイミング図である。

ｌ・・・液晶表示パネル、２ａ・・・上側ソースドライ
バ、２ｂ・・・下側ソースドライバ、３ａ、３ｂ・・・
シリアル／パラレル変換回路、２０〜２７・・・シフト
レジスタ、３０ａ・・・変換部、３２〜３４・・・シフ
トレジスタ、３５〜３７・・・Ｄフリップフロップ、３
１ａ・・・出力部、３９・・・選択回路。

以上

Claims (1)

1. 【特許請求の範囲】 １、互いに並行する複数の信号電極が配設された表示ユ
   ニットを駆動するための、表示装置の駆動回路であって
   、 シリアルに入力されるデジタル映像信号を複数ビット幅
   のパラレル信号の列に変換する手段、及び該変換手段が
   出力する該パラレル信号を所定回数取り込み、取り込ん
   だ信号に基づいて該信号電極を駆動する手段 を備えた表示装置の駆動回路。