JPH03203409A - Pull-up input circuit and pull-down input circuit - Google Patents
Pull-up input circuit and pull-down input circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路の入力に利用する。特に、正レベルま
たは負レベルと高インピーダンスとで表される二値信号
を入力とする入力回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention is applied to the input of an integrated circuit. In particular, the present invention relates to an input circuit that receives a binary signal represented by a positive level or a negative level and a high impedance.
本発明は、負レベルまたは正レベルと高インピーダンス
とで表される二値信号を入力とするプルアップ入力回路
またはプルダウン入力回路において、
ＭＯＳ）ランジスタを用いてプルアップ抵抗値またはプ
ルダウン抵抗値を制御することにより、回路構成を簡単
化し、雑音に対する耐性を確保したまま回路電流を削減
できるようにするものである。The present invention provides a method for controlling a pull-up resistance value or a pull-down resistance value using a MOS transistor in a pull-up input circuit or a pull-down input circuit that receives a binary signal represented by a negative level or a positive level and a high impedance. By doing so, the circuit configuration can be simplified and the circuit current can be reduced while ensuring immunity to noise.
第３図は従来例プルアップ入力回路を示す。 FIG. 3 shows a conventional pull-up input circuit.
入力端子３１には、負レベルと高インピーダンスとで表
される二値信号が入力される。この入力端子３１は、プ
ルアップ抵抗３２を介して正電源端子３３に接続される
とともに、シュミット回路３４に接続される。A binary signal represented by a negative level and high impedance is input to the input terminal 31. This input terminal 31 is connected to a positive power supply terminal 33 via a pull-up resistor 32 and also to a Schmitt circuit 34 .
入力端子３１０入力信号が高インピーダンスの場合には
、プルアップ抵抗３２による電圧降下が小さく、その信
号が正レベルと認識される。入力信号が負レベルのとき
には、そのまま負レベルと認識される。When the input signal to the input terminal 310 has a high impedance, the voltage drop due to the pull-up resistor 32 is small, and the signal is recognized as a positive level. When the input signal is at a negative level, it is directly recognized as a negative level.
シュミット回路３４は、入力にヒステリシス幅をもたせ
、入力しきい値近傍の雑音による誤動作を防止する。The Schmitt circuit 34 provides a hysteresis width to the input to prevent malfunctions due to noise near the input threshold.
第４図は従来例プルダウン入力回路を示す。FIG. 4 shows a conventional pull-down input circuit.
プルダウン入力回路は、入力端子４１に正レベルと高イ
ンピーダンスとで表される二値信号が入力され、この入
力端子４１がプルダウン抵抗４２を介して負電源端子４
３に接続される。入力端子４１はまた、シ纂ミツト回路
４４に接続される。In the pull-down input circuit, a binary signal represented by a positive level and high impedance is input to an input terminal 41, and this input terminal 41 is connected to a negative power supply terminal 4 via a pull-down resistor 42.
Connected to 3. Input terminal 41 is also connected to a command circuit 44 .
このプルダウン入力回路は、プルアップ入力回路と正負
が逆であり、入力信号が高インピーダンスとなったとき
、それを負レベルとして認識する。This pull-down input circuit has a polarity opposite to that of the pull-up input circuit, and when the input signal becomes high impedance, it recognizes it as a negative level.
プルアップ入力回路やプルダウン入力回路では、入力信
号が高インピーダンスではないときに、プルアップ抵抗
またはプルダウン抵抗を通して電流が流れる。消費電力
削減のためこの電流を小さくするには、プルアップ抵抗
、プルダウン抵抗の抵抗値を大きくとればよい。しかし
、抵抗値が大きいと、入力信号が高インピーダンスのと
きに雑音の影響を受けやすくなる欠点がある。In pull-up or pull-down input circuits, current flows through the pull-up or pull-down resistor when the input signal is not high impedance. In order to reduce this current in order to reduce power consumption, the resistance values of the pull-up resistor and pull-down resistor may be increased. However, a large resistance value has the disadvantage of being susceptible to noise when the input signal has a high impedance.
また、シュミット回路としては種々のものが知られてい
るが、その回路構成は複雑である。Furthermore, although various types of Schmitt circuits are known, their circuit configurations are complex.
本発明は、以上の問題点を解決し、回路構成が簡単で、
雑音による影響が小さく、しかも回路電流の小さいプル
アップ入力回路およびプルダウン入力回路を提供するこ
とを目的とする。The present invention solves the above problems, has a simple circuit configuration,
It is an object of the present invention to provide a pull-up input circuit and a pull-down input circuit that are less affected by noise and have a smaller circuit current.
本発明のプルアップ入力回路は、入力信号が負レベルで
あるか高インピーダンスであるかを判定するため、プル
アップ抵抗の端子電圧を入力とするインバータ回路と、
プルアップ抵抗に並列に接続されインバータ回路の出力
がゲートに接続されたＰＭＯＳトランジスタとを備え、
判定しきい値にヒステリシスをもたせるため、入力端子
とプルアップ抵抗との間に入力抵抗が挿入されたことを
特徴とする。The pull-up input circuit of the present invention includes an inverter circuit that receives the terminal voltage of the pull-up resistor as an input in order to determine whether the input signal is at a negative level or high impedance.
and a PMOS transistor connected in parallel to the pull-up resistor and having the output of the inverter circuit connected to the gate,
The device is characterized in that an input resistor is inserted between the input terminal and the pull-up resistor in order to provide hysteresis to the determination threshold.
本発明のプルダウン入力回路は、入力信号が正レベルで
あるか高インピーダンスであるかを判定するため、プル
ダウン抵抗の端子電圧を入力とするインバータ回路と、
プルダウン抵抗に並列に接続されインバータ回路の出力
がゲートに接続されたＮＭＯＳトランジスタとを備え、
判定しきい値にヒステリシスをもたせるため、入力端子
とプルダウン抵抗との間に入力抵抗が挿入されたことを
特徴とする特
〔作 用〕
ＰＭＯＳトランジスタ、ＮＭＯＳ）ランジスタは、入力
信号が高インピーダンスのときに導通する。このため、
高インピーダンス時のプルアップ抵抗値、プルダウン抵
抗値が小さくなり、インバータ回路の入力が電源電圧に
近づくとともに、雑音に対する耐性が得られる。また、
抵抗値が小さくても入力が高インピーダンスなので、電
流はあまり流れない。The pull-down input circuit of the present invention includes an inverter circuit that receives the terminal voltage of the pull-down resistor as an input in order to determine whether the input signal is at a positive level or at high impedance.
an NMOS transistor connected in parallel to the pull-down resistor and having the output of the inverter circuit connected to the gate;
In order to provide hysteresis to the judgment threshold, an input resistor is inserted between the input terminal and the pull-down resistor. conducts to. For this reason,
The pull-up resistance value and pull-down resistance value at high impedance are reduced, the input of the inverter circuit approaches the power supply voltage, and resistance to noise is obtained. Also,
Even if the resistance value is small, the input is high impedance, so not much current flows.
入力信号が高インピーダンスでない場合には、ＰＭＯＳ
トランジスタ、ＮＭＯＳ）ランジスタが非導通となり、
プルアップ抵抗値、プルダウン抵抗値が大きくなる。こ
のため、インバータ回路の入力が電源電圧と大きく異な
る値となるとともに、消費電流が小さくなる。If the input signal is not high impedance, PMOS
transistor, NMOS) transistor becomes non-conductive,
The pull-up resistance value and pull-down resistance value increase. Therefore, the input to the inverter circuit has a value that is significantly different from the power supply voltage, and current consumption is reduced.
また、入力端子とプルアップ抵抗またはプルダウン抵抗
との間に入力抵抗を挿入することにより、判定しきい値
にヒステリシスをもたせることができる。Furthermore, by inserting an input resistor between the input terminal and the pull-up resistor or pull-down resistor, it is possible to provide hysteresis to the determination threshold value.
第１図は本発明第一実施例プルアップ入力回路を示す。 FIG. 1 shows a pull-up input circuit according to a first embodiment of the present invention.
このプルアップ入力回路は、負レベルと高インピーダン
スとで表される二値信号が入力される入力端子１１と、
正電源に接続される正電源端子１３と、入力端子１１と
正電源端子１３との間に接続されたプルアップ抵抗１２
と、このプルアップ抵抗１２の端子電圧により入力端子
１１の信号が負レベルであるか高インピーダンスである
かを判定する判定手段と、この判定手段のしきい値にヒ
ステリシスをもたせるヒステリシス手段とを備える。This pull-up input circuit includes an input terminal 11 to which a binary signal represented by a negative level and a high impedance is input;
A positive power supply terminal 13 connected to the positive power supply, and a pull-up resistor 12 connected between the input terminal 11 and the positive power supply terminal 13.
and determining means for determining whether the signal at the input terminal 11 is at a negative level or high impedance based on the terminal voltage of the pull-up resistor 12, and hysteresis means for providing hysteresis in the threshold value of this determining means. .
ここで本実施例の特徴とするところは、判定手段として
、プルアップ抵抗１２の端子電圧を入力とするインバー
タ回路１５と、プルアップ抵抗１２に並列に接続されイ
ンバータ回路１５の出力がゲートに接続されたＰＭＯＳ
トランジスタ１４とを備え、ヒステリシス手段として、
入力端子１１とプルアップ抵抗１２との間に接続された
入力抵抗１６を備えたことにある。Here, the features of this embodiment include an inverter circuit 15 that receives the terminal voltage of the pull-up resistor 12 as an input, and an inverter circuit 15 that is connected in parallel to the pull-up resistor 12 and whose gate is connected to the output of the inverter circuit 15. PMOS
as a hysteresis means,
The present invention includes an input resistor 16 connected between the input terminal 11 and the pull-up resistor 12.
入力端子ｌｌが負レベルのときには、インバータ回路１
５の出力が正レベルとなるため、ＰＭＯＳトランジスタ
１４は導通しない。入力端子１１が高インピーダンスに
なると、プルアップ抵抗１２による電圧降下が小さく、
インバータ回路１５の入力が正レベルとなる。このため
インバータ回路１５の出力は負レベルとなり、ＰＭＯＳ
トランジスタ１４は導通する。When input terminal ll is at a negative level, inverter circuit 1
Since the output of transistor 5 is at a positive level, PMOS transistor 14 is not conductive. When the input terminal 11 becomes high impedance, the voltage drop due to the pull-up resistor 12 is small,
The input of the inverter circuit 15 becomes a positive level. Therefore, the output of the inverter circuit 15 becomes a negative level, and the PMOS
Transistor 14 becomes conductive.
プルアップ抵抗１２の抵抗値Ｒ１が例えば数１００にΩ
と大きく、ＰＭＯＳトランジスタ１４のオンのときの抵
抗値Ｒ５が例えば数にΩと小さいとすると、入力信号が
負レベルのときには、プルアップ抵抗値がほぼＲ，とな
り、回路電流が小さくなる。The resistance value R1 of the pull-up resistor 12 is, for example, several hundred Ω.
Assuming that the resistance value R5 when the PMOS transistor 14 is on is as small as, for example, several Ω, when the input signal is at a negative level, the pull-up resistance value becomes approximately R, and the circuit current becomes small.
また、入力信号が高インピーダンスのときには、プルア
ップ抵抗値がＲ＋ とＲ３の並列接続と等価になり、雑
音の影響を防ぐことができる。Further, when the input signal has high impedance, the pull-up resistance value becomes equivalent to the parallel connection of R+ and R3, and the influence of noise can be prevented.
入力抵抗１６は、プルアップ入力回路にヒステリシスを
もたせる。ここで、入力抵抗１６の抵抗値をＲ２、イン
バータ回路１５のしきい値をＶＴ 、正電源端子１３の
電圧値をＶ ＣＣとして説明する。Input resistor 16 provides hysteresis to the pull-up input circuit. Here, the description will be made assuming that the resistance value of the input resistor 16 is R2, the threshold value of the inverter circuit 15 is VT, and the voltage value of the positive power supply terminal 13 is VCC.
入力信号がそれまで負レベルであるとき、インバータ回
１１５の入力電圧がＶ、となるための入力端子１１の電
圧、すなわち入力信号が負レベルから高インピーダンス
に遷移したと判定されるしきい値Ｖ？Ｈは、ＰＭＯＳト
ランジスタ１４がオフなので、ｈ＋
となる。また、入力信号が高インピーダンスから負レベ
ルに遷移したと判定されるしきい値ＶＴＬは、ＰＭＯＳ
トランジスタ１４がオンなので、となる。ここでＲｔ
＞ Ｒａ 、Ｒｓ とすると、Ｖｔ１４！＝ｌＶｙ
となる。すなわち、プルアップ入力回路にヒステリシス
をもたせることができる。When the input signal has been at a negative level until then, the voltage at the input terminal 11 for the input voltage of the inverter circuit 115 to become V, that is, the threshold V at which it is determined that the input signal has transitioned from a negative level to a high impedance. ? Since the PMOS transistor 14 is off, H becomes h+. In addition, the threshold value VTL at which it is determined that the input signal has transitioned from high impedance to negative level is PMOS
Since the transistor 14 is on, it becomes. Here Rt
> Ra, Rs, Vt14! =lVy. That is, the pull-up input circuit can have hysteresis.
第２図は本発明第二実施例プルダウン入力回線を示す。FIG. 2 shows a pull-down input line according to a second embodiment of the present invention.
このプルダウン入力回路は、正レベルと高インピーダン
スとで表される二値信号が入力される入力端子２１と、
負電源に接続される負電源端子２３と、入力端子２１と
負電源端子２３との間に接続されたプルダウン抵抗２２
と、このプルダウン抵抗２２の端子電圧により入力端子
２１の信号が正レベルであるか高インピーダンスである
かを判定する判定手段と、この判定手段のしきい値にヒ
ステリシスをもたせるヒステリシス手段とを備える。This pull-down input circuit includes an input terminal 21 to which a binary signal represented by a positive level and a high impedance is input;
A negative power supply terminal 23 connected to the negative power supply, and a pull-down resistor 22 connected between the input terminal 21 and the negative power supply terminal 23.
, a determining means for determining whether the signal at the input terminal 21 is at a positive level or high impedance based on the terminal voltage of the pull-down resistor 22, and a hysteresis means for providing hysteresis in the threshold value of the determining means.
ここで本実施例の特徴とするところは、判定手段として
、プルダウン抵抗２２の端子電圧を入力とするインバー
タ回路２５と、プルダウン抵抗２２に並列に接続されイ
ンバータ回路１５の出力がゲートに接続されたＮＭＯＳ
トランジスタ２４とを備え、ヒステリシス手段として、
入力端子２１とプルダウン抵抗２２との間に接続された
入力抵抗２６を備えたことにある。Here, the features of this embodiment include an inverter circuit 25 which receives the terminal voltage of the pull-down resistor 22 as an input, and an inverter circuit 25 which is connected in parallel to the pull-down resistor 22 and whose gate is connected to the output of the inverter circuit 15. NMOS
as a hysteresis means,
The main feature is that an input resistor 26 connected between the input terminal 21 and the pull-down resistor 22 is provided.
入力端子２１が正レベルのときには、インバータ回１８
２５の出力が負レベルとなるため、ＮＭＯＳトランジス
タ２４は導通しない。入力端子２１が高インピーダンス
になると、インバータ回路２５の入力が負レベルとなる
。このためインバータ回路２５の出力は正レベルとなり
、ＮＭＯＳトランジスタ２４は導通する。When the input terminal 21 is at a positive level, the inverter circuit 18
Since the output of transistor 25 is at a negative level, NMOS transistor 24 is not conductive. When the input terminal 21 becomes high impedance, the input of the inverter circuit 25 becomes a negative level. Therefore, the output of the inverter circuit 25 becomes a positive level, and the NMOS transistor 24 becomes conductive.
プルダウン抵抗２２の抵抗値が例えば数１００にΩと大
きく、ＮＭＯＳトランジスタ２４のオン抵抗値が例えば
数にΩと小さいとすると、入力信号が正レベルのときに
は、プルダウン抵抗値が高くなり回路電流が小さくなる
。また、入力信号が高インピーダンスのときには、プル
ダウン抵抗２２とＮＭＯＳトランジスタ２４のオン抵抗
とが並列接続され、雑音の影響を防ぐことができる。If the resistance value of the pull-down resistor 22 is large, for example, several hundred ohms, and the on-resistance value of the NMOS transistor 24 is small, for example, several ohms, when the input signal is at a positive level, the pull-down resistance value will be high and the circuit current will be small. Become. Further, when the input signal has high impedance, the pull-down resistor 22 and the on-resistance of the NMOS transistor 24 are connected in parallel, thereby preventing the influence of noise.
入力抵抗２６はプルダウン入力回路にヒステリシスをも
たせる。プルダウン抵抗２２の抵抗値をＲ１、入力抵抗
２６の抵抗値をＲｇ 、ＮＭＯＳ ）ランジスタ２４の
オン抵抗値をＲ３、インバータ回路２５のしきい値をＶ
、として説明する。Input resistor 26 provides hysteresis to the pull-down input circuit. The resistance value of the pull-down resistor 22 is R1, the resistance value of the input resistor 26 is Rg, the on-resistance value of the NMOS transistor 24 is R3, and the threshold value of the inverter circuit 25 is V.
, is explained as follows.
入力信号がそれまで高インピーダンスであるとき、イン
バータ回路２５の入力端子がｖ７となるための入力端子
２１の電圧、すなわち入力信号が高インピーダンスから
正レベルに遷移したと判定されるしきい値ＶＴＨは、Ｎ
ＭＯＳトランジスタ２４がオンなので、
となる。また、入力信号が正レベルから高インピーダン
スに遷移したと判定されるしきい値ＶＴＬは、ＮＭＯＳ
トランジスタ２４がオフなので、となる。ここでＲ＋
＞Ｒａ 、Ｒｓ とすると、ＶＴＬちｖ７
となる。すなわち、プルダウン入力回路にヒステリシス
をもたせることができる。When the input signal has previously been at high impedance, the voltage at the input terminal 21 for the input terminal of the inverter circuit 25 to become v7, that is, the threshold value VTH for determining that the input signal has transitioned from high impedance to a positive level is , N
Since the MOS transistor 24 is on, the following holds true. In addition, the threshold value VTL at which it is determined that the input signal has transitioned from a positive level to a high impedance is determined by the NMOS
Since the transistor 24 is off, R+ here
>Ra, Rs, the VTL becomes v7. That is, the pull-down input circuit can have hysteresis.
以上説明したように、本発明のプルアップ入力回路およ
びプルダウン入力回路は、入力信号のレベルによってプ
ルアップ抵抗、プルダウン抵抗の抵抗値を変えることが
でき、また、入力端子に直列に入力抵抗を挿入すること
により、簡単な回路構成で入力回路にヒステリシスをも
たせることができる。ごれにより、雑音耐性を悪化させ
ることなく回路電流を削減できる効果がある。As explained above, the pull-up input circuit and pull-down input circuit of the present invention can change the resistance values of the pull-up resistor and pull-down resistor depending on the level of the input signal, and also insert an input resistor in series with the input terminal. By doing so, it is possible to provide hysteresis to the input circuit with a simple circuit configuration. The dirt has the effect of reducing circuit current without deteriorating noise tolerance.
第１図は本発明第一実施例プルアップ入力回路の回路図
。
第２図は本発明第二実施例プルダウン入力回路の回路図
。
第３図は従来例プルアップ入力回路の回路図。
第４図は従来例プルダウン入力回路の回路図。
１１．２１３１．４１・・・入力端子、１２．３２・・
・プルアップ抵抗、２２．４２・・・プルダウン抵抗、
１３．３３・・・正電源端子、２３．４３・・・負電源
端子、１４・・・ＰＭＯＳトランジスタ、２４・・・Ｎ
ＭＯＳトランジスタ、工５．２５・・・インバータ回路
、１６．２５・・・入力抵抗、３４．４４・・・シュミ
ット回路。FIG. 1 is a circuit diagram of a pull-up input circuit according to a first embodiment of the present invention. FIG. 2 is a circuit diagram of a pull-down input circuit according to a second embodiment of the present invention. FIG. 3 is a circuit diagram of a conventional pull-up input circuit. FIG. 4 is a circuit diagram of a conventional pull-down input circuit. 11.2131.41...Input terminal, 12.32...
・Pull-up resistor, 22.42...Pull-down resistor,
13.33...Positive power supply terminal, 23.43...Negative power supply terminal, 14...PMOS transistor, 24...N
MOS transistor, Engineering 5.25... Inverter circuit, 16.25... Input resistance, 34.44... Schmitt circuit.
Claims (1)
が入力される入力端子と、 正電源に接続される正電源端子と、 前記入力端子と前記正電源端子との間に接続されたプル
アップ抵抗と、 このプルアップ抵抗の端子電圧により前記入力端子の信
号が負レベルであるか高インピーダンスであるかを判定
する判定手段と、 この判定手段のしきい値にヒステリシスをもたせるヒス
テリシス手段と を備えたプルアップ入力回路において、 前記判定手段は、前記プルアップ抵抗の端子電圧を入力
とするインバータ回路と、前記プルアップ抵抗に並列に
接続され前記インバータ回路の出力がゲートに接続され
たＰＭＯＳトランジスタとを含み、 前記ヒステリシス手段は前記入力端子と前記プルアップ
抵抗との間に接続された入力抵抗を含むことを特徴とす
るプルアップ入力回路。 ２、正レベルと高インピーダンスとで表される二値信号
が入力される入力端子と、 負電源に接続される負電源端子と、 前記入力端子と前記負電源端子との間に接続されたプル
ダウン抵抗と、 このプルダウン抵抗の端子電圧により前記入力端子の信
号が正レベルであるか高インピーダンスであるかを判定
する判定手段と、 この判定手段のしきい値にヒステリシスをもたせるヒス
テリシス手段と を備えたプルダウン入力回路において、 前記判定手段は、前記プルダウン抵抗の端子電圧を入力
とするインバータ回路と、前記プルアップ抵抗に並列に
接続され前記インバータ回路の出力がゲートに接続され
たＮＭＯＳトランジスタとを含み、 前記ヒステリシス手段は前記入力端子と前記プルダウン
抵抗との間に接続された入力抵抗を含むことを特徴とす
るプルダウン入力回路。[Claims] 1. An input terminal into which a binary signal represented by a negative level and high impedance is input, a positive power supply terminal connected to a positive power supply, and a connection between the input terminal and the positive power supply terminal. a pull-up resistor connected between the pull-up resistor, a determining means for determining whether the signal at the input terminal is at a negative level or high impedance based on the terminal voltage of the pull-up resistor, and a threshold value of the determining means having hysteresis. In the pull-up input circuit, the determination means includes an inverter circuit which inputs the terminal voltage of the pull-up resistor, and an inverter circuit connected in parallel to the pull-up resistor so that the output of the inverter circuit is gated. and a PMOS transistor connected to the pull-up input circuit, wherein the hysteresis means includes an input resistor connected between the input terminal and the pull-up resistor. 2. An input terminal into which a binary signal represented by a positive level and high impedance is input, a negative power supply terminal connected to a negative power supply, and a pull-down connected between the input terminal and the negative power supply terminal. a resistor; determining means for determining whether the signal at the input terminal is at a positive level or high impedance based on the terminal voltage of the pull-down resistor; and hysteresis means for providing hysteresis in the threshold value of the determining means. In the pull-down input circuit, the determining means includes an inverter circuit that receives a terminal voltage of the pull-down resistor as an input, and an NMOS transistor connected in parallel to the pull-up resistor and having an output of the inverter circuit connected to its gate; A pull-down input circuit, wherein the hysteresis means includes an input resistor connected between the input terminal and the pull-down resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341084A JPH03203409A (en) | 1989-12-29 | 1989-12-29 | Pull-up input circuit and pull-down input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341084A JPH03203409A (en) | 1989-12-29 | 1989-12-29 | Pull-up input circuit and pull-down input circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203409A true JPH03203409A (en) | 1991-09-05 |
Family
ID=18343103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341084A Pending JPH03203409A (en) | 1989-12-29 | 1989-12-29 | Pull-up input circuit and pull-down input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203409A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125531U (en) * | 1990-03-29 | 1991-12-18 | ||
| EP0771072A1 (en) | 1995-10-25 | 1997-05-02 | Nec Corporation | Input circuit for mode setting |
| DE10118863A1 (en) * | 2001-04-18 | 2002-10-31 | Infineon Technologies Ag | Electrical circuit |
-
1989
- 1989-12-29 JP JP1341084A patent/JPH03203409A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125531U (en) * | 1990-03-29 | 1991-12-18 | ||
| EP0771072A1 (en) | 1995-10-25 | 1997-05-02 | Nec Corporation | Input circuit for mode setting |
| DE10118863A1 (en) * | 2001-04-18 | 2002-10-31 | Infineon Technologies Ag | Electrical circuit |
| US6972595B2 (en) | 2001-04-18 | 2005-12-06 | Infineon Technologies Ag | Electrical circuit |
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