JPH03201900A - Sound field correction device - Google Patents
Sound field correction deviceInfo
- Publication number
- JPH03201900A JPH03201900A JP1344055A JP34405589A JPH03201900A JP H03201900 A JPH03201900 A JP H03201900A JP 1344055 A JP1344055 A JP 1344055A JP 34405589 A JP34405589 A JP 34405589A JP H03201900 A JPH03201900 A JP H03201900A
- Authority
- JP
- Japan
- Prior art keywords
- sound
- data
- surround
- coefficient
- loudness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005236 sound signal Effects 0.000 claims abstract description 21
- 230000000694 effects Effects 0.000 claims abstract description 20
- 230000004044 response Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 101150052726 DSP2 gene Proteins 0.000 description 1
Landscapes
- Stereophonic System (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はオーディオ信号に対して反射音信号等の効果音
信号を付加して音場補正を施す音場補正装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sound field correction device that performs sound field correction by adding a sound effect signal such as a reflected sound signal to an audio signal.
背景技術
家庭や車室内において良好な音響空間、例えば、臨場感
を得るためにオーディオ信号に対して音場補正を施す音
場補正装置がある。かかる音場補正装置においては、カ
セットデツキ等の音響機器から出力されるオーディオ信
号に対して反射音信号等の効果音信号を付加することが
行なわれる。すなわち、直接音に疑似的に反射音等が付
加された再生音が聴取者に伝達されるのである。また、
ステレオオーディオ信号の場合には左右チャンネルにお
いて各オーディオ信号に対して効果音信号が付加される
。BACKGROUND ART There is a sound field correction device that performs sound field correction on an audio signal in order to obtain a good acoustic space, for example, a sense of presence, in a home or a vehicle interior. In such a sound field correction device, a sound effect signal such as a reflected sound signal is added to an audio signal output from an audio device such as a cassette deck. In other words, reproduced sound in which reflected sound and the like are added in a pseudo manner to the direct sound is transmitted to the listener. Also,
In the case of stereo audio signals, sound effect signals are added to each audio signal in the left and right channels.
ところで、このように効果音信号を付加すると、その時
間差、レベルにもよるが、音色が変化し特に高域におい
て不自然な音色となるという欠点があった。However, when a sound effect signal is added in this manner, the timbre changes, depending on the time difference and level, and the timbre becomes unnatural, especially in the high range.
［発明の目的］
本発明の目的は、効果音付加時における音質変化を防止
して高域においても自然な音色を得ることができる音場
補正装置を提供することである。[Object of the Invention] An object of the present invention is to provide a sound field correction device that can prevent changes in sound quality when adding sound effects and can obtain natural tones even in high frequencies.
［発明の構成］
本発明による音場補正装置は、効果音付加指令に応じて
人力オーディオ信号にそのオーディオ信号に対応した効
果音信号を付加する効果音付加手段を備えた音場補正装
置であり、効果音付加指令に応じてオーディオ信号の周
波数分布を変化せしめる音質調整手段を有することを特
徴としている。[Structure of the Invention] The sound field correction device according to the present invention is a sound field correction device including a sound effect adding means for adding a sound effect signal corresponding to the audio signal to a human-powered audio signal in response to a sound effect addition command. The present invention is characterized in that it includes a sound quality adjustment means that changes the frequency distribution of the audio signal in accordance with the sound effect addition command.
［発明の作用コ
本発明による音場補正装置においては、効果音非付加の
場合と効果音付加の場合とで異なる周波数特性を得る音
質調整手段を主信号経路内に有するので、効果音付加時
における音質変化を防止して高域においても自然な音色
を得ることができる。[Operation of the Invention] The sound field correction device according to the present invention has a sound quality adjustment means in the main signal path that obtains different frequency characteristics when sound effects are not added and when sound effects are added. It is possible to obtain a natural tone even in the high range by preventing changes in the tone quality in the high range.
実施例
以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図に示した本発明の一実施例たる音場補正装置にお
いては、アナログオーディオ信号がＡ／Ｄ変換器１を介
してＤＳＰ２内の入力インターフェース３に供給される
。人力インターフェース３にはデータバス４が接続され
ており、このデータバス４はデータ群を一時記憶するデ
ータメモリ１７及び乗算器５の一方の入力に接続されて
いる。In the sound field correction device shown in FIG. 1, which is an embodiment of the present invention, an analog audio signal is supplied to an input interface 3 in a DSP 2 via an A/D converter 1. A data bus 4 is connected to the human interface 3, and this data bus 4 is connected to a data memory 17 for temporarily storing a data group and one input of a multiplier 5.
データメモリ１７には１サンプリング周期毎にブタメモ
リ１７の読出しアドレスから１を減算するデクリメント
カウンタ１５が接続されている。A decrement counter 15 that subtracts 1 from the read address of the pig memory 17 every sampling period is connected to the data memory 17.
乗算器５の他方の入力には係数データを保持するための
バッファメモリ６が接続されている。バッファメモリ６
には係数ＲＡＭ７が接続され、ＲＡＭ７には複数の係数
データが記憶される。後述のシーケンスコントローラ１
０からのタイミング信号に応じてＲＡＭ７に記憶された
係数データ群のうちから１つの係数データが順次読み出
され、それがバッファメモリ６に供給されて保持される
。A buffer memory 6 for holding coefficient data is connected to the other input of the multiplier 5. buffer memory 6
A coefficient RAM 7 is connected to the RAM 7, and a plurality of coefficient data are stored in the RAM 7. Sequence controller 1 (described later)
One coefficient data is sequentially read out of the coefficient data group stored in the RAM 7 in response to a timing signal from 0, and is supplied to the buffer memory 6 and held therein.
バッファメモリ６に保持された係数データは乗算器５に
供給される。ＡＬＵ （加算器）８は乗算器５の計算出
力を累算するために設けられており、一方の入力に乗算
器５の計算出力が供給され、他方はデータバス４に接続
されている。ＡＬＵ８の計算出力にはアキュームレータ
９が接続され、アキュームレータ９の出力はデータバス
４に接続されている。このデータバス４には遅延データ
を作成するために外部メモリ１８のデータ書き込み及び
読み出しを制御するメモリ制御回路１９が接続されてい
る。The coefficient data held in buffer memory 6 is supplied to multiplier 5. An ALU (adder) 8 is provided to accumulate the calculation output of the multiplier 5, and one input is supplied with the calculation output of the multiplier 5, and the other input is connected to the data bus 4. An accumulator 9 is connected to the calculation output of the ALU 8, and an output of the accumulator 9 is connected to the data bus 4. A memory control circuit 19 is connected to this data bus 4 for controlling data writing and reading from an external memory 18 in order to create delayed data.
また、データバス４には出力インターフェース１１が接
続され、出力インターフェース１１から出力されるディ
ジタルオーディオ信号はディジタルフィルタ１２を介し
てＤ／Ａ変換器１３に供給される。Ｄ／Ａ変換器１３か
らはオーディオ信号が出力される。Further, an output interface 11 is connected to the data bus 4, and a digital audio signal output from the output interface 11 is supplied to a D/A converter 13 via a digital filter 12. The D/A converter 13 outputs an audio signal.
Ａ／Ｄ変換器１、インターフェース３，１１、乗算器５
、係数ＲＡＭ７、ＡＬＵ８、アキュームレータ９及びメ
モリ制御回路１９の動作はシーケンスコントローラ１０
によって制御される。シーケンスコントローラ１０はプ
ログラムメモリ２０に書き込まれた処理プログラムに従
って動作すると共にマイクロコンピュータ１４からの指
令に応じて動作する。A/D converter 1, interfaces 3 and 11, multiplier 5
, coefficient RAM 7, ALU 8, accumulator 9 and memory control circuit 19 are operated by sequence controller 10.
controlled by The sequence controller 10 operates according to a processing program written in the program memory 20 and also operates according to instructions from the microcomputer 14.
マイクロコンピュータ１４にはキーボード１６が接続さ
れている。キーボード１６には音場特性が異なるホール
１、ホール２・・・の如く音場モードを指定する複数の
キーが設けられており、これらキーを操作することによ
りマイクロコンピュータ１４は処理プログラムの書き換
えやＲＡＭ７の係数データの書き込み及び読み出しを制
御する。A keyboard 16 is connected to the microcomputer 14. The keyboard 16 is provided with a plurality of keys for specifying sound field modes such as Hall 1, Hall 2, etc., which have different sound field characteristics, and by operating these keys, the microcomputer 14 can rewrite the processing program. Controls writing and reading of coefficient data in RAM 7.
かかる構成においては、Ａ／Ｄ変換器１に供給されるオ
ーディオ信号は所定のサンプリング周期毎にディジタル
オーディオ信号データに変換されてインターフェース３
を介してデータメモリ１７に供給されて記憶される。一
方、ＲＡＭ７から読み出された係数データはバッファメ
モリ６に供給されて保持される。シーケンスコントロー
ラ１０はインターフェース３からデータを読み込むタイ
ミング、データメモリ１７から乗算器５へ選択的にデー
タを転送するタイミング、ＲＡＭ７から各係数データを
出力するタイミング、乗算器５の乗算動作タイミング、
ＡＬＵ８の加算動作タイミング、アキュームレータ９の
出力タイミング及びインターフェース１１から演算結果
のデータを出力するタイミング等のタイミングをとる。In such a configuration, the audio signal supplied to the A/D converter 1 is converted into digital audio signal data at every predetermined sampling period, and the audio signal is sent to the interface 3.
The data is supplied to the data memory 17 via the data memory 17 and stored therein. On the other hand, the coefficient data read from the RAM 7 is supplied to the buffer memory 6 and held therein. The sequence controller 10 controls the timing of reading data from the interface 3, the timing of selectively transferring data from the data memory 17 to the multiplier 5, the timing of outputting each coefficient data from the RAM 7, the timing of multiplication operation of the multiplier 5,
Timings such as the addition operation timing of the ALU 8, the output timing of the accumulator 9, and the timing of outputting the calculation result data from the interface 11 are determined.
これらのタイミングが適切にとられることにより、例え
ば、バッファメモリ６から係数データα１が、またデー
タメモリ１７からデータｄ１が乗算器５に供給され、乗
算器５において先ず、α１ ・ｄｌが演算される。この
α１ ・ｄｌが演算されるとＡＬＵ８において０＋α１
・ｄｌが演算され、その演算結果がアキュームレータ
９において保持される。次いで、バッファメモリ６から
係数データα２が、またデータメモリ１７からデータｄ
２が出力されると、乗算器５においてα２ ・ｄ２が演
算され、アキュームレータ９からα１ ・ｄｌが出力さ
れて、ＡＬＵ８においてα１ ・ｄ１＋α２ ・ｄ２が
演算され、その演算結果がアキュームレータ９において
保持される。これを繰り返すことによりΣαｔｓｌ
・ｄ（、が算出される。By taking these timings appropriately, for example, the coefficient data α1 is supplied from the buffer memory 6 and the data d1 from the data memory 17 are supplied to the multiplier 5, and the multiplier 5 first calculates α1·dl. . When this α1 ・dl is calculated, 0+α1 in ALU8
- dl is calculated and the result of the calculation is held in the accumulator 9. Next, coefficient data α2 is sent from the buffer memory 6, and data d is sent from the data memory 17.
When 2 is output, the multiplier 5 calculates α2 · d2, the accumulator 9 outputs α1 · dl, the ALU 8 calculates α1 · d1 + α2 · d2, and the result of the calculation is held in the accumulator 9. . By repeating this, Σαtsl·d(, is calculated.
また、反射音用の遅延データを作成する場合にはデータ
メモリ１７からデータが読み出されてデータバス４を介
してメモリ制御回路１つに供給される。メモリ制御回路
１つは外部メモリ１８に供給されたデータを順次書き込
み、書き込んだ後、定められた遅延時間データだけ経過
するとそのブタを読み出しそれを遅延データとする。そ
の遅延データはデータバス４を介してデータメモリ１７
に供給されて記憶され上記の演算動作に用いられる。Further, when creating delay data for reflected sound, data is read from the data memory 17 and supplied to one memory control circuit via the data bus 4. One memory control circuit sequentially writes the data supplied to the external memory 18, and after writing, when a predetermined delay time data has elapsed, reads out the data and uses it as delay data. The delayed data is transferred to the data memory 17 via the data bus 4.
The data is supplied to and stored and used in the above calculation operation.
かかる本発明による音場補正装置においては、ＤＳＰ２
の動作によりラウドネス補償回路、音質調整回路及び反
射音付加回路が形成される。In the sound field correction device according to the present invention, the DSP2
The operation forms a loudness compensation circuit, a sound quality adjustment circuit, and a reflected sound addition circuit.
ラウドネス補償回路の動作を述べると次のようになる。The operation of the loudness compensation circuit will be described as follows.
先ず、第１ステツプにおいてデータメモリ１７のｎ番地
からオーディオ信号データｄ。を読み出し、またＲＡＭ
７から係数データＣ２を読み出してバッファメモリ６に
転送することにより乗算器５にて乗算させる。その乗算
結果Ｃ２・ｄ。には第１ステツプより２ステツプ後の第
３ステツプにおいてＡＬＵ８によって０が加算されてそ
の加算結果がアキュームレータ９に保持される。First, in the first step, audio signal data d is obtained from address n of the data memory 17. read out and also read out the RAM
The coefficient data C2 is read from 7 and transferred to the buffer memory 6 to be multiplied by the multiplier 5. The multiplication result is C2.d. In the third step, which is two steps after the first step, 0 is added by the ALU 8 and the addition result is held in the accumulator 9.
第２ステツプにおいてはデータメモリ１７のｎ−１番地
から信号データｄｎ−１を読み出し、読み出された信号
データｄ。−１とＲＡＭ７から新たに読み出した係数デ
ータｃ１とを乗算器５にて乗算させる。その乗算結果Ｃ
１・ｄｎ→には第４ステツプにおいてＡＬＵ８によって
アキュームレータ９の保持値（第３ステツプの加算結果
）が加算されてその加算結果がアキュームレータ９に保
持される。In the second step, signal data dn-1 is read from address n-1 of the data memory 17, and the read signal data d. -1 and the coefficient data c1 newly read from the RAM 7 are multiplied by the multiplier 5. The multiplication result C
The value held in the accumulator 9 (the addition result in the third step) is added to 1.dn→ by the ALU 8 in the fourth step, and the addition result is held in the accumulator 9.
次いで、第３ステツプにおいては人力信号データＩＮを
インターフェース３からデータメモリ１７のｎ−２番地
及び乗算器５に転送してＲＡＭ７から新たに読み出した
係数データｃｏと乗算器５にて乗算させる。その乗算結
果ｃ０１Ｎには第５ステツプにおいてＡＬＵ８によって
アキュームレタ９の保持値（第４ステツプの加算結果）
が加算されてその加算結果がアキュームレータ９に保持
される。Next, in the third step, the human input signal data IN is transferred from the interface 3 to address n-2 of the data memory 17 and the multiplier 5, and is multiplied by the coefficient data co newly read out from the RAM 7. The multiplication result c01N is the value held in the accumulator 9 by the ALU 8 in the 5th step (the addition result in the 4th step).
are added and the addition result is held in the accumulator 9.
第４ステツプにおいてはデータメモリ１７のｎ＋２番地
から信号データｄ ｎ＋２を読み出し、読み出した信号
データｄ。、２とＲＡＭ７から新たに読み出した係数デ
ータｃ４とを乗算器５にて乗算させる。In the fourth step, signal data dn+2 is read from address n+2 of the data memory 17, and the read signal data d. , 2 and coefficient data c4 newly read out from the RAM 7 in a multiplier 5.
その乗算結果ｃ４ ・（ｉｎｔｚには第６ステツプにお
いてＡＬＵ８によってアキュームレータ９の保持値（第
５ステツプの加算結果）が加算されてその加算結果がア
キュームレータ９に保持される。そして第５ステツプに
おいてはデータメモリ１７のｎ＋１番地から信号データ
ｄ ｎｉｌを読み出し、読み出された信号データｄ ｎ
＋１と読み出された係数データＣ３とを乗算器５にて乗
算させる。その乗算結果Ｃ３・ｄ ｎｉｌには第７ステ
ツプにおいてＡＬＵ８によってアキュームレータ９の保
持値（第６ステツプの加算結果）が加算されてその加算
結果がラウドネス補償された信号データとしてアキュー
ムレタ９に保持されると共にデータメモリ１７のｎ番地
に書き込まれる。なお、各係数データＣｏ〜α４は後述
の如くマイクロコンピュータ１４の内部メモリ（図示せ
ず）からマイクロコンピュータ１４内のプロセッサによ
り読み出されてＲＡＭ７の所定のラウドネス係数データ
エリアに転送されたものである。ラウドネス係数データ
エリアは係数ＲＡＭ７内の１エリアであり例えば、第２
図の如く形成されており、このエリアのアドレス１の係
数データＣ２から順にシステムコントローラ１０のタイ
ミング信号によって読み出される。The value held in the accumulator 9 (the addition result in the fifth step) is added to the multiplication result c4 ・(intz in the sixth step by the ALU 8, and the addition result is held in the accumulator 9. Then, in the fifth step, the data The signal data d nil is read from address n+1 of the memory 17, and the read signal data d n
The multiplier 5 multiplies +1 and the read coefficient data C3. In the seventh step, the value held in the accumulator 9 (the addition result in the sixth step) is added to the multiplication result C3·d nil by the ALU 8, and the addition result is held in the accumulator 9 as loudness-compensated signal data. It is also written to address n of the data memory 17. Note that each coefficient data Co to α4 is read out from the internal memory (not shown) of the microcomputer 14 by the processor in the microcomputer 14 and transferred to a predetermined loudness coefficient data area of the RAM 7, as will be described later. . The loudness coefficient data area is one area in the coefficient RAM 7, and for example, the loudness coefficient data area is one area in the coefficient RAM 7.
They are formed as shown in the figure, and are sequentially read out from coefficient data C2 at address 1 in this area in response to timing signals from the system controller 10.
第３図は上記のラウドネス補償回路の演算処理と同一の
処理動作を行なう等価回路２５と共に音質調整回路及び
反射音付加回路の等価回路２６゜２７を各々示している
。この反射音付加回路２７が備えられる状態はキーボー
ド１６のサラウンドキーがオンされた場合である。ラウ
ドネス補償回路２５においては、２次１１Ｒ形フイルタ
が形成されており、データ信号が供給される入力端には
係数乗算器３１及び遅延素子３２が接続されている。遅
延素子３２の出力には係数乗算器３３及び遅延素子３４
が接続されている。遅延素子３４の出力には更に係数乗
算器３５が接続されている。FIG. 3 shows equivalent circuits 26 and 27 of the sound quality adjustment circuit and the reflected sound addition circuit, as well as an equivalent circuit 25 that performs the same processing operations as those of the loudness compensation circuit described above. This reflected sound adding circuit 27 is provided when the surround key of the keyboard 16 is turned on. In the loudness compensation circuit 25, a secondary 11R type filter is formed, and a coefficient multiplier 31 and a delay element 32 are connected to an input terminal to which a data signal is supplied. A coefficient multiplier 33 and a delay element 34 are connected to the output of the delay element 32.
is connected. A coefficient multiplier 35 is further connected to the output of the delay element 34.
係数乗算器３１．３３．３５の各出力は加算器３６に接
続されている。加算器３６の出力には音質調整回路２６
が接続されると共に遅延素子３７が接続されている。遅
延素子３７の出力には係数乗算器３８及び遅延素子３つ
が接続されている。遅延素子３９の出力には更に係数乗
算器４０が接続されている。係数乗算器３８．４０の各
出力も加算器３６に接続されている。Each output of the coefficient multipliers 31 , 33 , 35 is connected to an adder 36 . The output of the adder 36 is connected to the sound quality adjustment circuit 26.
are connected, and a delay element 37 is also connected. A coefficient multiplier 38 and three delay elements are connected to the output of the delay element 37. A coefficient multiplier 40 is further connected to the output of the delay element 39. Each output of the coefficient multipliers 38, 40 is also connected to the adder 36.
遅延素子３２．３４，３７．３９の各遅延時間は１サン
プリング周期に相当する。よって、乗算器３３に供給さ
れるデータは乗算器３１に供給されるデータより１サン
プリング前のデータであり、乗算器３５に供給されるデ
ータは乗算器３１に供給されるデータより２サンプリン
グ前のデータである。乗算器３８．４０についても同様
である。Each delay time of delay elements 32, 34, 37, 39 corresponds to one sampling period. Therefore, the data supplied to the multiplier 33 is data one sampling earlier than the data supplied to the multiplier 31, and the data supplied to the multiplier 35 is the data two samplings earlier than the data supplied to the multiplier 31. It is data. The same applies to multipliers 38 and 40.
乗算器３１．３３．３５，３８．４０において乗算され
る係数が上記した係数データＣ□−Ｃ４に対応する。The coefficients multiplied in the multipliers 31.33.35 and 38.40 correspond to the above-mentioned coefficient data C□-C4.
音質調整回路２６はラウドネス補償回路２５と同様に２
次ＩＩＲ形フィルタによって構成される。The sound quality adjustment circuit 26 is similar to the loudness compensation circuit 25.
It is composed of the following IIR type filter.
この２次１１Ｒ形フイルタが複数段設けても良い。A plurality of stages of this secondary 11R type filter may be provided.
また反射音付加回路２７は音質調整回路２６からの入力
信号データが供給され複数の異なる遅延出力を有する遅
延回路４１を備えている。その遅延出力には係数乗算器
４２〜４５が接続され、主信号経路内に備えられた係数
乗算器４６の出力データと係数乗算器４２〜４５の各出
力データが加算器４７によって加算されるようになって
いる。The reflected sound addition circuit 27 also includes a delay circuit 41 to which input signal data from the sound quality adjustment circuit 26 is supplied and which has a plurality of different delayed outputs. Coefficient multipliers 42 to 45 are connected to the delayed outputs, so that an adder 47 adds the output data of the coefficient multiplier 46 provided in the main signal path and each output data of the coefficient multipliers 42 to 45. It has become.
次に、マイクロコンピュータ１４において上記した内部
メモリには第４図に示すようにサラウンドオフ（反射音
非付加）時用の係数データ群ＬＤ＋ （ＳＯＰ） 、
ＬＤ２ （ＳＯＰ）及びサラウンドオン（反射音付加
）時用の係数データ群ＬＤ＋ （ＳＯＮ） 、 ＬＤ
２ （ＳＯＮ）が記憶されている。また係数データ群Ｌ
Ｄ、 （ＳＯＰ）及びＬ Ｄ ＋ （ＳＯＮ）はラウド
ネス補償不作動時の係数データであり、係数データ群Ｌ
Ｄ２ （ＳＯＦ）及びＬＤ２ （ＳＯＮ）はラウドネス
補償作動時の係数データである。これら各係数データ群
はデータ群毎に値が設定された上記した係数データＣ０
−Ｃ４からなる。また、図示していないが、内部メモリ
には音場モード毎の処理プログラム、音質調整回路用の
係数データ群、並びに反射音付加回路用の係数データ及
び遅延時間データが記憶されている。Next, in the internal memory of the microcomputer 14, as shown in FIG.
Coefficient data group LD+ (SON) for LD2 (SOP) and surround on (addition of reflected sound), LD
2 (SON) is stored. Also, coefficient data group L
D, (SOP) and L D + (SON) are coefficient data when loudness compensation is not activated, and coefficient data group L
D2 (SOF) and LD2 (SON) are coefficient data when loudness compensation is activated. Each of these coefficient data groups is the above-mentioned coefficient data C0 with a value set for each data group.
- Consists of C4. Although not shown, the internal memory stores a processing program for each sound field mode, a group of coefficient data for the sound quality adjustment circuit, and coefficient data and delay time data for the reflected sound addition circuit.
マイクロコンピュータ１４は所定周期毎に第５図に示す
ようにキーボード１６のラウドネスキーがオンであるか
否かを判別する（ステップ５１）。The microcomputer 14 determines at predetermined intervals whether or not the loudness key of the keyboard 16 is on, as shown in FIG. 5 (step 51).
ラウドネスキーがオフの場合にはキーボード１６のサラ
ウンドキーがオンであるか否かを判別する（ステップ５
２）。ラウドネスキーがオンの場合にはキーボード１６
のサラウンドキーがオンであるか否かを判別する（ステ
ップ５９）。ラウドネスキーがオフありでかつサラウン
ドキーがオフである場合にはフラグＦが１であるか否か
を判別する（ステップ５３）。Ｆ≠１ならば、内部メモ
リからラウドネス用係数データ群ＬＤ、 （ＳＯＰ）を
読み出して係数ＲＡＭ７のラウドネス係数データエリア
に転送して書き込み（ステップ５４）、フラグＦに１を
セットする（ステップ５５）。ラウドネスキーがオフあ
りでかつサラウンドキーがオンである場合にはフラグＦ
が２であるか否かを判別する（ステップ５６）。Ｆ≠２
ならば、内部メモリからラウドネス用係数データ群Ｌ
Ｄ ＋ （ＳＯＮ）を読み出して係数ＲＡＭ７のラウド
ネス係数データエリアに転送して書き込み（ステップ５
７）、フラグＦに２をセットする（ステップ５８）。ラ
ウドネスキーがオンありでかつサラウンドキーがオフで
ある場合にはフラグＦが３であるか否かを判別する（ス
テップ６０）。Ｆ≠３ならば、内部メモリからラウドネ
ス用係数データ群ＬＤ２ （ＳＯＰ）を読み出して係数
ＲＡＭ７のラウドネス係数ブタエリアに転送して書き込
み（ステップ６１）、フラグＦに３をセットする（ステ
ップ６２）。ラウドネスキーがオンありでかつサラウン
ドキーがオンである場合にはフラグＦが４であるか否か
を判別する（ステップ６３）。Ｆ≠４ならば内部メモリ
からラウドネス用係数データ群ＬＤ２（ＳＯＮ）を読み
出して係数ＲＡＭ７のラウドネス係数データエリアに転
送して書き込み（ステップ６４）、フラグＦに４をセッ
トする（ステップ６５）。If the loudness key is off, it is determined whether the surround key of the keyboard 16 is on (step 5).
2). Keyboard 16 if loudness key is on
It is determined whether or not the surround key is on (step 59). If the loudness key is off and the surround key is off, it is determined whether flag F is 1 (step 53). If F≠1, read the loudness coefficient data group LD, (SOP) from the internal memory, transfer it to the loudness coefficient data area of the coefficient RAM 7 and write it (step 54), and set the flag F to 1 (step 55). . Flag F if the loudness key is off and the surround key is on.
is 2 (step 56). F≠2
Then, the loudness coefficient data group L from the internal memory
Read D + (SON), transfer it to the loudness coefficient data area of coefficient RAM 7, and write it (step 5).
7), set flag F to 2 (step 58). If the loudness key is on and the surround key is off, it is determined whether flag F is 3 (step 60). If F≠3, the loudness coefficient data group LD2 (SOP) is read from the internal memory, transferred and written to the loudness coefficient pig area of the coefficient RAM 7 (step 61), and the flag F is set to 3 (step 62). If the loudness key is on and the surround key is on, it is determined whether flag F is 4 (step 63). If F≠4, the loudness coefficient data group LD2 (SON) is read from the internal memory, transferred and written to the loudness coefficient data area of the coefficient RAM 7 (step 64), and the flag F is set to 4 (step 65).
すなわち、ラウドネス係数データ乗算の際にサラウンド
オフでラウドネスオフの場合には係数データ群Ｌ Ｄ
＋ （ＳＯＦ）が用いられ、サラウンドオフでラウドネ
スオンの場合にはＬ Ｄ ２ （ＳＯＰ）が用いられる
。またサラウンドオンでラウドネスオフの場合には係数
データ群Ｌ Ｄ １（ＳＯＮ）が用いられ、サラウンド
オンでラウドネスオンの場合にはＬＤ２（ＳＯＮ）が用
いられる。In other words, when multiplying loudness coefficient data, if the surround is off and the loudness is off, the coefficient data group L D
+ (SOF) is used, and when surround is off and loudness is on, L D 2 (SOP) is used. Further, when the surround is on and the loudness is off, the coefficient data group L D 1 (SON) is used, and when the surround is on and the loudness is on, the coefficient data group LD2 (SON) is used.
このように係数データＣｏ−Ｃ４を書き換えることによ
り、例えば、サラウンドオフの場合に第６図に特性ａな
いしｆで示した周波数特性が得られることに対してサラ
ウンドオンの場合に第７図に特性ａないしｆで示すよう
に高域部分のレベルが減少された特性となるのである。By rewriting the coefficient data Co-C4 in this way, for example, when the surround is off, the frequency characteristics shown by characteristics a to f in FIG. 6 are obtained, whereas when the surround is on, the characteristics are shown in FIG. 7. As shown by a to f, the level of the high frequency region is reduced.
なお、特性ａがラウドネスオフの場合であり、また特性
すないしｆがラウドネスオンの場合である。上記の実施
例ではラウドネスレベルは１段階であるが、特性すない
しｆは係数データ群ＬＤ２ （ＳＯＰ） 、ＬＤ２（Ｓ
ＯＮ）を５段階のラウドネスレベル毎に各々設けた場合
のものである。Note that the characteristic a is the case when the loudness is off, and the characteristic through f is the case when the loudness is on. In the above embodiment, the loudness level is one level, but the characteristics or f are coefficient data groups LD2 (SOP), LD2 (SOP),
ON) is provided for each of five loudness levels.
一方、ステップ５３においてＦ−１、ステップ５６にお
いてＦ−２、ステップ６０においてＦ−３、又はステッ
プ６３においてＦ−４の場合にはラウドネス係数データ
を書き換える必要がないので、本ルーチンを終了する。On the other hand, in the case of F-1 in step 53, F-2 in step 56, F-3 in step 60, or F-4 in step 63, there is no need to rewrite the loudness coefficient data, so this routine ends.
なお、上記した実施例においては、ラウドネス補償回路
にてサラウンドオフの場合とサラウンドオンの場合との
周波数特性を変化させるようにしたが、音質調整回路２
６において行なっても良い。In the above embodiment, the loudness compensation circuit changes the frequency characteristics between surround off and surround on, but the sound quality adjustment circuit 2
6 may be performed.
音質調整回路２６にて行なう場合には係数データがキー
ボード１６における高音及び低音調整キーの操作によっ
ても書き換えられるので、サラウンドオフの場合とサラ
ウンドオンの場合とで高音及び低音調整キーの操作によ
って異なる係数データ群が用いられるようにすれば良い
。When performing this in the sound quality adjustment circuit 26, the coefficient data is also rewritten by the operation of the treble and bass adjustment keys on the keyboard 16, so the coefficients differ depending on the operation of the treble and bass adjustment keys when surround is off and when surround is on. It is sufficient if a data group can be used.
また、上記した実施例においては、モノラル信号の場合
について説明したが、ステレオ信号の場合には上記した
演算動作がステレオチャンネル数分だけ繰り返される。Further, in the above-described embodiment, the case of a monaural signal was explained, but in the case of a stereo signal, the above-described calculation operation is repeated for the number of stereo channels.
発明の効果
以上の如く、本発明による音場補正装置においては、サ
ラウンドオフの場合とサラウンドオンの場合とで異なる
周波数特性を得る音質調整手段を主信号経路内に有する
ので、サラウンドオン時における音質変化を防止して高
域においても自然な音色を得ることができる。Effects of the Invention As described above, the sound field correction device according to the present invention has a sound quality adjustment means in the main signal path that obtains different frequency characteristics when the surround is off and when the surround is on, so that the sound quality when the surround is on is improved. This prevents changes and allows you to obtain a natural tone even in the high range.
また、ＤＳＰを用いた音場補正装置の場合にはＤＳＰに
よるラウドネス補償動作においてサラウンドオフの場合
とサラウンドオンの場合とで周波数特性を異ならせても
ＤＳＰの処理プログラムを変更させる必要がなく、また
新たに音質調整手段としての回路を設ける必要がないと
いう利点がある。In addition, in the case of a sound field correction device using a DSP, there is no need to change the processing program of the DSP even if the frequency characteristics are different between surround off and surround on in the loudness compensation operation by the DSP. This has the advantage that there is no need to provide a new circuit as a sound quality adjustment means.
第１図は本発明の実施例を示すブロック図、第２図は係
数ＲＡＭのラウドネス係数データエリアを示す図、第３
図は第１図の装置において演算処理により形成される回
路を示すブロック図、第４図はマイクロコンピュータの
内部メモリに記憶された複数の係数データ群を示す図、
第５図はマイクロコンピュータの動作を示すフロー図、
第６図はサラウンドオフの場合の周波数レスポンス特性
、第７図はサラウンドオンの場合の周波数レスポンス特
性である。
主要部分の符号の説明
２・・・ＤＳＰ
３．１１・・・インターフェース
５・・・乗算器
８・・・ＡＬＵ
９・・・アキュームレータ
１０・・・シーケンスコントローラ
１７・・・データメモリ
２０・・・プログラムメモリFIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing the loudness coefficient data area of the coefficient RAM, and FIG.
FIG. 4 is a block diagram showing a circuit formed by arithmetic processing in the device shown in FIG. 1, and FIG. 4 is a diagram showing a plurality of coefficient data groups stored in the internal memory of a microcomputer.
Figure 5 is a flow diagram showing the operation of the microcomputer.
FIG. 6 shows the frequency response characteristic when surround is off, and FIG. 7 shows the frequency response characteristic when surround is on. Explanation of symbols of main parts 2... DSP 3.11... Interface 5... Multiplier 8... ALU 9... Accumulator 10... Sequence controller 17... Data memory 20... program memory
Claims (3)
果音信号を付加する効果音付加手段を備えた音場補正装
置であって、前記効果音付加指令に応じて前記オーディ
オ信号の周波数分布を変化せしめる音質調整手段を有す
ることを特徴とする音場補正装置。(1) A sound field correction device comprising a sound effect adding means for adding a sound effect signal to an input audio signal in response to a sound effect addition command, the sound field correction device including a sound effect addition means for adding a sound effect signal to an input audio signal, the frequency distribution of the audio signal being A sound field correction device characterized by having a sound quality adjusting means for changing the sound quality.
ディジタル信号プロセッサ）によって形成されることを
特徴とする請求項１記載の音場補正装置。(2) The sound effect adding means and the sound quality adjusting means are configured using a DSP (
2. The sound field correction device according to claim 1, wherein the sound field correction device is formed by a digital signal processor.
ことを特徴とする請求項１記載の音場補正装置。(3) The sound field correction device according to claim 1, wherein the sound quality adjustment means comprises a loudness compensation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344055A JPH03201900A (en) | 1989-12-28 | 1989-12-28 | Sound field correction device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344055A JPH03201900A (en) | 1989-12-28 | 1989-12-28 | Sound field correction device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201900A true JPH03201900A (en) | 1991-09-03 |
Family
ID=18366307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1344055A Pending JPH03201900A (en) | 1989-12-28 | 1989-12-28 | Sound field correction device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201900A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491600A (en) * | 1990-08-07 | 1992-03-25 | Kenwood Corp | Acoustic device |
| JP2011015067A (en) * | 2009-06-30 | 2011-01-20 | Toshiba Corp | Sound quality correction apparatus, sound quality correction method and sound quality correction program |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387000A (en) * | 1986-09-30 | 1988-04-18 | Yamaha Corp | Reproduction characteristic control circuit |
-
1989
- 1989-12-28 JP JP1344055A patent/JPH03201900A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387000A (en) * | 1986-09-30 | 1988-04-18 | Yamaha Corp | Reproduction characteristic control circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491600A (en) * | 1990-08-07 | 1992-03-25 | Kenwood Corp | Acoustic device |
| JP2011015067A (en) * | 2009-06-30 | 2011-01-20 | Toshiba Corp | Sound quality correction apparatus, sound quality correction method and sound quality correction program |
| JP4621792B2 (en) * | 2009-06-30 | 2011-01-26 | 株式会社東芝 | SOUND QUALITY CORRECTION DEVICE, SOUND QUALITY CORRECTION METHOD, AND SOUND QUALITY CORRECTION PROGRAM |
| US7957966B2 (en) | 2009-06-30 | 2011-06-07 | Kabushiki Kaisha Toshiba | Apparatus, method, and program for sound quality correction based on identification of a speech signal and a music signal from an input audio signal |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03150910A (en) | Digital audio signal processing unit | |
| JP3106774B2 (en) | Digital sound field creation device | |
| US5201005A (en) | Sound field compensating apparatus | |
| JPH06177688A (en) | Audio signal processing unit | |
| US5065433A (en) | Audio signal data processing system | |
| EP0365023B1 (en) | Address control circuit for data memory employed in signal delay circuit | |
| US5255323A (en) | Digital signal processing device and audio apparatus using the same | |
| JPH03201900A (en) | Sound field correction device | |
| US5522010A (en) | Pitch control apparatus for setting coefficients for cross-fading operation in accordance with intervals between write address and a number of read addresses in a sampling cycle | |
| JP3112913B2 (en) | Sound quality adjustment device | |
| US5703956A (en) | External memory control circuit for sound field processing digital signal processor | |
| GB2243006A (en) | Digital audio signal processing | |
| JPH0761190B2 (en) | Acoustic device with howling prevention function | |
| JP2566418B2 (en) | Digital audio tone control device | |
| JPH03296312A (en) | Loudness control circuit for audio equipment | |
| JP3206770B2 (en) | Music generator | |
| JPH02135564A (en) | Data processor | |
| JPH031198A (en) | Digital signal processor | |
| JPH0544040B2 (en) | ||
| JPH0719246B2 (en) | Digital signal processor | |
| JP3428149B2 (en) | Digital signal processor | |
| JP2940384B2 (en) | Electronic musical instrument | |
| JP2542616Y2 (en) | Reverberation device | |
| JPH10111682A (en) | Reverberation effect adding device | |
| JP2527465Y2 (en) | Digital audio tone control device |