JPH03201135A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産皇上生机里公立 本発明は、パイプライン制御を行なうマイクロプロセッ
サに関し、特にそのようなマイクロプロセッサにおける
プログラムのデバッグに有効な改良に関する。

従」凶１直 開発直後のプログラムは多数の誤りを内蔵するのが普通
であり、これを取り除く必要がある。この作業をデバッ
グという、プログラムをデバッグする技術として従来は
特開昭６２−１７９０３３号公報に開示されたものがあ
る。

これはプログラムのデバッグを行なうために、プロセッ
サ内部にオペランドアクセスに関するブレークポイント
による割込みを生じるアドレスを格納するレジスタを設
け、ブレークポイントによる割込みをプロセッサ内部に
おいて発生させる手法である。

（°５ ところで開発されるプログラムが複雑化するとそれに伴
ってデバッグのためのブレークポイントの数も増やす必
要が生じるが、多くのブレークポイントを設定すると実
時間における動作と大きく異なった動作を行う可能性が
あり、有効なデバッグが行えないこともあるし、また、
近年のようにプロセッサに実装する機能が増大してくる
と、プロセッサ内部にブレークポイントによる割込みを
生じさせるためのレジスタを多く設けることが困難にな
るという課題がある。

このような課題に対してプロセッサ外部にオペランドア
クセスに対するブレークポイントによる割込みを生じさ
せる回路を付加することが考えられるが、データ処理能
力を高めるためにパイプライン制御を行なっているマイ
クロプロセッサにおいては、オペランドの読出し又は書
き込みが命令の実行とは独立して行われているため、外
部回路から任意の命令に対してブレークポイントによる
割込みを生じさせることができないといった問題がある
。

本発明は上記点に鑑み、パイプライン制御を行うマイク
ロプロセッサにおいて、任意の命令に対してブレークポ
イントによる割込みを発生させることのできる回路をプ
ロセッサ外部に構築することを可能とし、しかも実時間
動作に近い状況においてデパックを可能とすることを目
的としている。

！　　　”るための 上記目的を達成するため、本発明はパイプライン制御を
行なうマイクロプロセッサであって、アクセスするオペ
ランドのアドレス計算を行なうアドレス演算手段と、オ
ペランドに対応する命令を実行する命令実行手段と、ア
ドレス演算手段から出力されたオペランドアドレスが所
定範囲のアドレスであるかどうか判定する判定手段と、
この判定結果によりオペランドアドレスが所定範囲のア
ドレスであった場合、そのオペランドをアクセスする命
令の実行が終了した時点で命令実行手段の動作を停止さ
せる停止手段と、前記命令によるオペランドアクセスが
終了したとき、前記命令実行手段の動作を再開させ次命
令の実行を開始する開始手段とを備えてなることを特徴
としている。

生−一一且 上記構成によれば、オペランドアドレスが所定範囲のア
ドレスであった場合、そのオペランドアドレスに対応す
る命令の実行が終了した時点で命令実行手段の動作を停
止させ、次の命令の処理を行わないで待機する。このと
き既に処理した命令に関するオペランドアクセスが続行
されているので、外部においてそれを監視し、ブレーク
ポイントによる割込みを生じさせるオペランドに対して
アクセスが行われた際には外部割込要求を行なうことに
よりオペランドをアクセスする命令の終了時点での割込
の発生を可能とする。一方、ブレークポイントによる割
込みを生じさせる必要のないオペランドに対するアクセ
スの場合には、外部割込みを行わないことにより、オペ
ランドアクセスが終了した時点で自動的に命令実行手段
が動作を再開し、次命令の処理を実行する。

裏−一胤−−班 第１図は本発明の一実施例におけるマイクロプロセッサ
の構成を示すものである。第１図において、ｌはパイプ
ラインの制御を行なうパイプライン制御回路、２はイン
ストラクション（オペレーションコ；ドとオペランドか
ら戒っている。〉のフェッチを行なうインストラクショ
ンフェッチ回路、３は前記インストラクションフェッチ
回路２においてフェッチされたインストラクションのデ
コードを行なうデコード回路、４はデコード回路４にお
いてインストラクションをデコードした結果に基づいて
アクセスするオペランドのアト、レスを計算するオペラ
ンドアドレス計算回路、５はデコード回路４においてイ
ンストラクションをデコードした結果に基づいて命令を
実行する命令実行回路、６は命令実行回路５の実行結果
を図外のメモリに格納するオペランドライト回路、７は
前記アドレス計算回路４から出力されるオペランドアド
レスがブレークポイントを設定することを希望する範囲
（所定範囲）のアドレスであるかどうか判定する判定手
段、１０１１０３．１０５．１０７．１０９は前記各回
路での処理が終了し各回路が空いている事をパイプライ
ン制御回路１に通知するステージ状態信号、１０２．１
０４．１０６．１０８．１１０はパイプライン制御回路
１が前記各回路に対して次命令の実行を停止させるため
のホールド信号、２００はストア要求信号である。

前記判定手段７は基準アドレスを格納したレジスタ（以
下、ＡＲという）１１と、マスク情報を格納したレジス
タ（以下、ＭＲという）１２と、マスク回路１３と、比
較回路１４とからなる。ＡＲｌｌはブレークポイントを
設定することを希望する範囲の基準となるアドレスを格
納する。例えば、オペランドアドレスが５ビツトで表わ
され、ブレークポイントを設定することを希望する範囲
がオペランドアドレスのｒ１００００Ｊ〜「１０１１１
」の範囲であったとすると、ＡＲに格納する基準アドレ
スはｒｌｏｏｏｏＪとされる。

一方、ＭＲ１２に格納されるマスク情報はオペランドア
ドレスの下位３ビツトをマスクするための情報としてｒ
ｌｌｏｏＯＪが用いられる。マスク回路１３は、オペラ
ンドアドレス計算回路４から出力されるオペランドアド
レスと前記ＭＲ１２から出力されるマスク情報とを各ビ
ット毎に論理積をとる回路であり、マスク情報が上記の
ように上位２ビツトのみｒｌＪの場合は、マスク回路１
３からはオペランドアドレスの上位２ビツトのみそのま
ま出力される。比較回路１４はＡＲＩＩの格納する基準
アドレスとマスク回路１３の出力データとを比較し、両
者が一致すれば一致信号を発する。上記例の場合、基準
アドレスがｒｌｏｏ。

Ｏ」であるので、マスク回路１３から同じデータが出力
されたとき、比較回路１４が一致信号を発する。ここで
、マスク回路１３がｒｌ　００００Ｊの出力を発するの
はオペランドアドレスが「１００００」〜ｒ１０１１１
Ｊの間であり、その間は一致信号が発されることになる
。

１５は前記−敗信号を有効にすることを指示するイネー
ブルピント（以下、Ｅビットという）を保持するレジス
タ（以下、ＣＲという）である。

第２図は上記マイクロプロセッサにおいてＣＲ１５のイ
ネーブルビットをＯにした場合の動作、或いはイネーブ
ルビットが１であってもオペランドアドレスが所定範囲
外のアドレスで判定手段から一致信号が出力されない場
合の動作を示しており、これは判定手段７をもたない一
般的なマイクロプロセッサのパイプライン制御動作に等
しい。

第２図においてＩＦはインストラクションフェッチステ
ージを、ＤＥＣはデコードステージを、ＯＡはオペラン
ドアドレス計算ステージを、ＥＸｌｏＦは命令実行ステ
ージとオペランドのフェッチステージを、ＯＷはオペラ
ンドのライトステージを、Ｎ−Ｎ＋３は処理される各イ
ンストラクション（命令）をあられす。ＩＦ、ＤＥＣ，
ＯＡ、ＥＸｌｏＦ、ＯＷの各ステージは、第１図におい
てそれぞれインストラクションフェッチ回路２、デコー
ド回路３、オペランドアドレス計算回路４、命令実行回
路５、オペランドライト回路６が行う処理に対応する。

尚、本実施例においてはオペランドのフェッチと命令の
実行はＥＸ１０Ｆステージにおいて排他的に行われてい
る。

第２図に基づいてパイプライン制御動作を説明する。先
ず、インストラフシタフェッチステージＩＦにおいてイ
ンストラクションがフェッチされると、そのインストラ
クションはデコードステージＤＥＣに送られデコードさ
れる。デコードステージＤＥＣはデコード結果に基づき
オペランドアドレス計算回路４、命令実行回路５、オペ
ランドライト回路６を制御する。即ち、オペランドアド
レス計算ステージＯＡにおいてオペランドアドレスが計
算され、そのアドレスによりオペランドのフェッチがな
され、フェッチされたオペランドは命令実行ステージＥ
Ｘにて処理される。実行結果をメモリに書き込む場合は
、実行結果がオペランドライトステージＯＷに送られ図
外メモリへの書き込みが実行される。

上記各ステージがインストラクションＮに基づく処理を
終えて、次ステージへ送出すると、すぐ次のインストラ
クションＮ＋１に基づく処理を開始する。こうして、各
サイクルにおいてステージ毎に夫々別のインストラクシ
ョンに基づく処理を行うこととなり、高速でデータ処理
が可能となる。

ところで、上記説明はパイプライン制御の一般的な動作
であるが、ここでＣＲ１５のイネーブルビットが１にな
っており、しかもオペランドアドレス計算回路４から所
定範囲のオペランドアドレスが出力された場合には、上
記と異なり判定手段７から一致信号１１４がパイプライ
ン制御回路１へ与えられるので、オペランドアクセスが
終了するまでオペランドアクセスを行なった命令の次命
令の実行を待たせることになる。

次にこの動作を詳述する。先ず、パイプライン制御回路
１はデコード回路３より命令実行回路５において処理さ
れる命令の処理結果のストアがあることをインストラフ
シランデコード時にストア要求信号２００により受は取
っており、その情報を前記命令が命令実行回路５に到達
するまで保持している。そして、この情報と共に、ＣＲ
１５のイネーブルビットと判定手段７からの一致信号１
１４とを受は取ると、パイプライン制御回路はホールド
信号１０８を有効にする。命令実行回路５はこのホール
ド信号１０８によって次の命令の実行を停止する。この
停止はオペランドライト回路６が図外メモリにオペラン
ドの書き込みを終了し、オペランドライト回路６がエン
プティになってステージ状態信号１０９が無効から有効
に転じるまで続く。このとき、オペランドライト回路６
から出力されるオペランド信号をマイクロプロセッサ外
部から監視し、ブレークポイントによる割込みを生じさ
せる場合は、マイクロプロセッサに外部割込要求を行う
ことによって、マイクロプロセッサの処理をオペランド
ライト回路６のオペランドアクセスが完了した時点で中
断させる。

一方、ブレークポイントによる割込みを生じさせない場
合は、オペランドライト回路６が前記オペランドの書き
込みを完了しステージ状態信号１０９が有効となること
によって、命令実行回路５が次命令の実行を開始する。

第３図に上記動作例のタイミングチャートを示す。

第３図においてｔ１〜ｔ７はマシンサイクルを、Ｎ−Ｎ
＋４は処理される各インストラクションをあられす、イ
ンストラクションＮにおけるＯＡＸステージおいて計算
されたオペランドアドレスがサイクルｔ３において出力
され、そのアドレスがＭＲ１２の内容に従ってマスクさ
れ、このマスク結果とＡＲＩＩの内容と比較され、一致
結果１１４がサイクルｔ４において出力される。ＣＲ１
５のイネーブルビットがセントされているため、サイク
ルｔ５においてＥＸステージのホールド信号１０Ｂが出
力され、ｔ４においてインストラクションＮに基づく命
令の処理を実行したＥＸステージの処理はＯＷステージ
が終了するまでインストラクションＮ＋１に基づく命令
（以下、Ｎ＋１命令という）の実行を停止され、Ｎ＋１
命令はＯＡＸステージおいてホールドされる。サイクル
ｔ６においてＯＷステージが空になったことを示すステ
ージ状Ｌｉ信号１０９が有効となることによって、ＥＸ
ステージのホールド信号１０Ｂが無効となるサイクルｔ
７よりＮ＋１命令に対する処理がＥＸステージにおいて
開始する。サイクルｔ５〜ｔ６においてＮ＋１命令の実
行が待たされいる間に、オペランドライトが行われる。

この時、マイクロプロセッサの外部においてブレークポ
イントによる割込みを生じさせるかどうかを判断し、ブ
レークポイントによる割込みを生じさせる場合はサイク
ルｔ６までにマイクロプロセッサに対し外部割込み要求
を行なうことによって、マイクロプロセッサは該オペラ
ンドライトが完了した時点において命令の処理を中断す
る。

以上のように本構成のマイクロプロセッサによれば、所
定のアドレスの範囲内に対するオペランドアクセスが終
了するまで次命令の実行を待たせることが可能となり、
所定のオペランドに対してアクセスを行った命令の実行
が終了するまでに外部割込み要求を行なう事ができる。

従って、プロセッサ外部にブレークポイントによる割込
みを発生する回路を構築することが可能であり、また、
マイクロプロセンサ内部と異なりサイズの制限を受ける
ことなく多くのブレークポイントによる割込みを発生す
る回路を実現できる。

又、常時オペランドアクセスが終了するまでオペランド
アクセスを行った命令の次命令の実行が開始出来なけれ
ば、実時間における動作と大きく異なった動作を行なう
可７能性があり、有効なデバッグを行えない可能性があ
るが、本実施例では指定範囲外のオペランドアクセスを
行った場合には、オペランドアクセスの終了を待つこと
なく次命令を開始することができ、実時間動作に近い状
況においてデバッグが可能となる。

なお、実施例において命令実行回路が停止する条件をオ
ペランドライト時だけに限定したが、オペランドライト
を行なう命令の次命令、或いはオペランドライトまたは
、オペランドフェッチの何れかを行なう命令の次命令の
実行を停止するようにしてもよい。

発咀生並来 以上説明したように、本発明によれば、判定手段により
所定範囲内のオペランドアクセスである　４゜ことを検
出し、オペランドをアクセスする命令の次の命令の実行
をオペランドアクセスが終了するまで待たせるものであ
るから、プロセッサ外部においてオペランドアクセスを
監視して、ブレークポイントによる割込みを生じさせる
オペランドに対するアクセスが行われた際に外部割込要
求を行ってオペランドをアクセスする命令の終了時点で
処理を中断することができる。このため、マイクロプロ
セッサ内部にブレークポイントによる割込みを発生させ
るレジスタを設けるという従来手段に比べてより多くの
オペランドアクセスに対してブレークポイントによる割
込みを外部回路において発生できるという効果がある。

加えて、命令の実行を停止させる範囲を所定の範囲に制
限しているので、パイプライン制御の流れを大きく乱す
ことなく、実時間動作に近い状態でのプログラムのデバ
ッグを行なうことができ、プログラム開発における効率
の向上に貢献し、その実用的効果は頗る大である。

【図面の簡単な説明】

第１図は本発明における一実施例のマイクロプロセッサ
の構成国、第２図は同実施例の基本パイプライン動作を
示すタイミング図、第３図は同実施例においてブレーク
ポイントによる割込みが発生した場合の動作例を示すタ
イミング図である。 第１図 １・・・パイプライン制御回路、２・・・インストラク
ションフェッチ回路、３・・・デコード回路、４・・・
オペランドアドレス計算回路、５・・・命令実行回路、
６・・・オペランドアドレス回路、７・・・判定手段、
ｌｌ・・・ＡＲ，１２・・・ＭＲ，１３・・・マスク回
路、１４・・・比較回路、１５・・・ＣＲ

Claims (1)

【特許請求の範囲】
1. （１）パイプライン制御を行なうマイクロプロセッサで
   あって、 アクセスするオペランドのアドレス計算を行なうアドレ
   ス演算手段と、 オペランドに対応する命令を実行する命令実行手段と、 アドレス演算手段から出力されたオペランドアドレスが
   所定範囲のアドレスであるかどうか判定する判定手段と
   、 この判定結果によりオペランドアドレスが所定範囲のア
   ドレスであった場合、そのオペランドをアクセスする命
   令の実行が終了した時点で命令実行手段の動作を停止さ
   せる停止手段と、 前記命令によるオペランドアクセスが終了したとき、前
   記命令実行手段の動作を再開させ次命令の実行を開始す
   る開始手段と、 を備えてなるマイクロプロセッサ。