JPH03200329A - スピンオンガラスをシリレートする方法 - Google Patents
スピンオンガラスをシリレートする方法Info
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- 239000011521 glass Substances 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title claims description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 19
- 238000000137 annealing Methods 0.000 claims abstract description 16
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000001816 cooling Methods 0.000 claims description 5
- 239000012298 atmosphere Substances 0.000 claims description 4
- 150000003961 organosilicon compounds Chemical class 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 128
- 230000010354 integration Effects 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 2
- 150000003377 silicon compounds Chemical class 0.000 abstract description 2
- 239000000463 material Substances 0.000 description 29
- 230000008569 process Effects 0.000 description 14
- 238000012876 topography Methods 0.000 description 14
- 238000005336 cracking Methods 0.000 description 11
- 238000000576 coating method Methods 0.000 description 9
- 210000002381 plasma Anatomy 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 238000006884 silylation reaction Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- IJOOHPMOJXWVHK-UHFFFAOYSA-N chlorotrimethylsilane Chemical compound C[Si](C)(C)Cl IJOOHPMOJXWVHK-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229920001296 polysiloxane Polymers 0.000 description 4
- -1 polysiloxanes Polymers 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007385 chemical modification Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- IJKVHSBPTUYDLN-UHFFFAOYSA-N dihydroxy(oxo)silane Chemical compound O[Si](O)=O IJKVHSBPTUYDLN-UHFFFAOYSA-N 0.000 description 2
- LIKFHECYJZWXFJ-UHFFFAOYSA-N dimethyldichlorosilane Chemical compound C[Si](C)(Cl)Cl LIKFHECYJZWXFJ-UHFFFAOYSA-N 0.000 description 2
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 2
- 230000036571 hydration Effects 0.000 description 2
- 238000006703 hydration reaction Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 125000000962 organic group Chemical group 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000004576 sand Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000005051 trimethylchlorosilane Substances 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- JJQZDUKDJDQPMQ-UHFFFAOYSA-N dimethoxy(dimethyl)silane Chemical compound CO[Si](C)(C)OC JJQZDUKDJDQPMQ-UHFFFAOYSA-N 0.000 description 1
- ZIWMDIONVXTVFB-UHFFFAOYSA-N dimethylsilane N-methylmethanamine Chemical compound C[SiH2]C.CNC.CNC ZIWMDIONVXTVFB-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- MDLRQEHNDJOFQN-UHFFFAOYSA-N methoxy(dimethyl)silicon Chemical compound CO[Si](C)C MDLRQEHNDJOFQN-UHFFFAOYSA-N 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は物質の諸性質と、超大規模集積(VLS I
)層間誘電体の性能とを、スピンオンガラス(SOG)
物質の化学的変性を行うことにより向上させるSOG法
に関するものである。
)層間誘電体の性能とを、スピンオンガラス(SOG)
物質の化学的変性を行うことにより向上させるSOG法
に関するものである。
集積度が高くなり、装置の寸法が小さくなるにつれて、
VLSIチップの性能は相互接続の能力によジ制限され
る。たとえば、1ミクロン法のためのVLS I技術は
、この1ミクロン法よりほんのわずか大きいだけである
2ミクロン法の材料および技術より十分に高度な材料と
技術を、より精密に制御することが求められる。寸法が
半分になると困難度は5〜10倍になることがある。更
に、相互接続の数が増加すると、金属層を分離する眉間
誘電体に一層厳しい要求が昧される。
VLSIチップの性能は相互接続の能力によジ制限され
る。たとえば、1ミクロン法のためのVLS I技術は
、この1ミクロン法よりほんのわずか大きいだけである
2ミクロン法の材料および技術より十分に高度な材料と
技術を、より精密に制御することが求められる。寸法が
半分になると困難度は5〜10倍になることがある。更
に、相互接続の数が増加すると、金属層を分離する眉間
誘電体に一層厳しい要求が昧される。
回路速度と回路密度を高くし、特注用に設計の融通性を
高くするために、多層金属化は相互接続の性能力を向上
させることを要求される。しかし、多層法により発生さ
れた表面の微細構成のために、リソグラフィー、付着お
よびエツチングというような以後の処理工程が非常に困
難にされる。−11次、その表面微細構成は、工程のカ
バー範囲を狭くし、金属を移動させ、かつ応力のために
ひび割れを生じさせることによって装置の信頼性を低下
させる。
高くするために、多層金属化は相互接続の性能力を向上
させることを要求される。しかし、多層法により発生さ
れた表面の微細構成のために、リソグラフィー、付着お
よびエツチングというような以後の処理工程が非常に困
難にされる。−11次、その表面微細構成は、工程のカ
バー範囲を狭くし、金属を移動させ、かつ応力のために
ひび割れを生じさせることによって装置の信頼性を低下
させる。
したがって、集積化を絶えず進歩させるためには表面平
面化が重要である。
面化が重要である。
歴史的には、相関誘電体は化学蒸着(CVD)酸化物で
あつ九。このCVD 酸化物はコンフォーマル被覆エリ
劣った被覆を生じてい友。全域間隔が狭く々ると、この
付着法は緊密な金属線の間に望ましくない空所を生ずる
。多層相互接続とコンフォーマル被覆により生じさせら
れる厳しい微細構成の九めに、金属付着は一層困難にさ
れる。しかし、より平らな誘電体層を得るために、ガラ
スフローおよびリフロー、バイアススパッタ石英、リフ
トオフ、エッチバンク法、スピンオン誘電体のような多
くの技術が研究され、用いられてき念。
あつ九。このCVD 酸化物はコンフォーマル被覆エリ
劣った被覆を生じてい友。全域間隔が狭く々ると、この
付着法は緊密な金属線の間に望ましくない空所を生ずる
。多層相互接続とコンフォーマル被覆により生じさせら
れる厳しい微細構成の九めに、金属付着は一層困難にさ
れる。しかし、より平らな誘電体層を得るために、ガラ
スフローおよびリフロー、バイアススパッタ石英、リフ
トオフ、エッチバンク法、スピンオン誘電体のような多
くの技術が研究され、用いられてき念。
利用できるいくつかの誘電体プレーナー化技術のうちで
、スピンオンガラス(SOG)は金属間誘電体のための
プレーナー化媒体としてより大きな潜在能力と融通性を
もたらす。SOGは、より小さい形状構造中のスペース
を充すスピン被覆により付着される平滑化誘電体である
。SOG材料の一般的な組成はけい酸塩(81−0)7
レーム構造からポリシロキサンまでの範囲にわたる。ポ
リシロキサンのメチル基とフェニル基の含有濃度は変動
する。
、スピンオンガラス(SOG)は金属間誘電体のための
プレーナー化媒体としてより大きな潜在能力と融通性を
もたらす。SOGは、より小さい形状構造中のスペース
を充すスピン被覆により付着される平滑化誘電体である
。SOG材料の一般的な組成はけい酸塩(81−0)7
レーム構造からポリシロキサンまでの範囲にわたる。ポ
リシロキサンのメチル基とフェニル基の含有濃度は変動
する。
ドープされていない、またはドープされているけい酸塩
はかなり低い温度で硬い膜に凝固するのが普通であり、
被覆が厚いと、とくに表面微細構成の上で容易にひび割
れを生ずる。被覆特性を改善し、厚い被覆のひび割れ発
生を明止するために、各種の有機基が取付けられ次ポリ
シロキサン材料が開発された。しかし、ポリシロキサン
族の厚さld約4000オングストローム(A)にいぜ
んとして制限されている。
はかなり低い温度で硬い膜に凝固するのが普通であり、
被覆が厚いと、とくに表面微細構成の上で容易にひび割
れを生ずる。被覆特性を改善し、厚い被覆のひび割れ発
生を明止するために、各種の有機基が取付けられ次ポリ
シロキサン材料が開発された。しかし、ポリシロキサン
族の厚さld約4000オングストローム(A)にいぜ
んとして制限されている。
SOG が含まれる時に、エッチバック法と非エッチバ
ンク法の2種類の方法の流れが採用される。
ンク法の2種類の方法の流れが採用される。
たとえば、米国特許第4 、775 、550号にはエ
ッチバツク法が開示されている。エッチバック法では、
SOGはCvD酸化物により囲まれて、装置に接触する
ことがないから、SOG の材料の諸性質に課される要
求はあまり厳しくない。エッチバック法の別の例が、後
述する従来技術の参考文献2と6に見出される。
ッチバツク法が開示されている。エッチバック法では、
SOGはCvD酸化物により囲まれて、装置に接触する
ことがないから、SOG の材料の諸性質に課される要
求はあまり厳しくない。エッチバック法の別の例が、後
述する従来技術の参考文献2と6に見出される。
他力、非エッチバンク法においては、SOGは装置に接
触し、材料の特性は極めて重要である。
触し、材料の特性は極めて重要である。
非エッチバックSOG ’((ブrセスに統合するいく
つかの方法が提案されている。それらの方法には、独立
金属間誘電体としてのSOG、二重膜金属間誘電体を形
成するためにSOGの上ま之は下のCVD 誘電体、お
よびCVD 誘電体の2つの層の間にSOG が挾まれ
たサンドインチ構造等がある。
つかの方法が提案されている。それらの方法には、独立
金属間誘電体としてのSOG、二重膜金属間誘電体を形
成するためにSOGの上ま之は下のCVD 誘電体、お
よびCVD 誘電体の2つの層の間にSOG が挾まれ
たサンドインチ構造等がある。
SOG プレーナー化の最も簡単な技術は、独立のS
OG膜を金属間誘電体として用いることである。
OG膜を金属間誘電体として用いることである。
しかし、現在のSOG材料は11ミクロン(10000
A)厚の膜にスピンオンできず、SOG材料のひび割れ
に対する抵抗と誘電体特性をいぜんとじて維持する。し
たがって、この独立法は利用できない選択と一般に考え
られる。80G の多重被覆が付着された時に広範囲の
ひび割れがいぜんとして観察されるから、多数の被覆に
より層の全体の厚さを増すことは有効で々い。
A)厚の膜にスピンオンできず、SOG材料のひび割れ
に対する抵抗と誘電体特性をいぜんとじて維持する。し
たがって、この独立法は利用できない選択と一般に考え
られる。80G の多重被覆が付着された時に広範囲の
ひび割れがいぜんとして観察されるから、多数の被覆に
より層の全体の厚さを増すことは有効で々い。
一方、1000〜3000Aの範囲の薄い800層を用
いると、金属層の間の分離を行うためにCvD誘電体を
必要とする。接着損失および膜の安定度の低下のような
いくつかの間萌の結果として、2つのCVD 1lii
t体層の間に挾まれる80G層を用いるサンドインチ技
術は、1つのCVD層と1つの800層により示される
諸問題を生ずることなしにプレーナー化を行うのに有効
である。誘電体が第1の層であって、接着および小高い
抑制層として機能し、SOGが金属に接触することを阻
止する。SOGは第2の層であって、プレーナー層とし
て主として機能する。最後に、CvD誘電体が第3の層
であって、分離層として機能する。従来のサンドインチ
法の詳細については後述の参考文献の4,5を参照され
たい。
いると、金属層の間の分離を行うためにCvD誘電体を
必要とする。接着損失および膜の安定度の低下のような
いくつかの間萌の結果として、2つのCVD 1lii
t体層の間に挾まれる80G層を用いるサンドインチ技
術は、1つのCVD層と1つの800層により示される
諸問題を生ずることなしにプレーナー化を行うのに有効
である。誘電体が第1の層であって、接着および小高い
抑制層として機能し、SOGが金属に接触することを阻
止する。SOGは第2の層であって、プレーナー層とし
て主として機能する。最後に、CvD誘電体が第3の層
であって、分離層として機能する。従来のサンドインチ
法の詳細については後述の参考文献の4,5を参照され
たい。
理論的には、800層は装置の厳しい微細構造を滑らか
な微細構造へ変えて、第3の層が良いステップカバーと
良い分離を行えるようにするものである。しかし、−船
釣に用いられるSOG材料には問題がある。SOC材料
がひび割れを生ずる厚さは化学組成に依存する。一般に
、けい酸塩材料は、被覆の厚さが100OA をこえ友
時にひび割れを生じ、ポリけい酸塩はひび割れに対する
抵抗性が高く、約3000〜4000′Aまで被覆でき
る。しかし、厳しい表面微細構造の上のSOG膜の厚さ
が3000〜4000λをこえると、SOG膜は広い範
囲で大きなひび割れを生ずる。
な微細構造へ変えて、第3の層が良いステップカバーと
良い分離を行えるようにするものである。しかし、−船
釣に用いられるSOG材料には問題がある。SOC材料
がひび割れを生ずる厚さは化学組成に依存する。一般に
、けい酸塩材料は、被覆の厚さが100OA をこえ友
時にひび割れを生じ、ポリけい酸塩はひび割れに対する
抵抗性が高く、約3000〜4000′Aまで被覆でき
る。しかし、厳しい表面微細構造の上のSOG膜の厚さ
が3000〜4000λをこえると、SOG膜は広い範
囲で大きなひび割れを生ずる。
厚い膜がひび割れを生じやすい結果として、1つの薄い
SOGスピン応用の平面性は全体として適切ではなく、
シたがって満足できる平面性Ir、得るためには少くと
も2層またはそれ以上の層を順次付着する必要がある。
SOGスピン応用の平面性は全体として適切ではなく、
シたがって満足できる平面性Ir、得るためには少くと
も2層またはそれ以上の層を順次付着する必要がある。
多層法の例については後述の参考文献3を参照されたい
。厚さが4000〜7000大の膜で装置を被覆する必
要があるが、薄い被覆層を多数用いることによっては、
広範、囲の厳しいひび割れの問題を生ずることなしには
、約450OAより厚い膜を得ることはできない。te
、多くの層を付着するために製造が困難となるから、そ
れに対して製造コストが上昇する。
。厚さが4000〜7000大の膜で装置を被覆する必
要があるが、薄い被覆層を多数用いることによっては、
広範、囲の厳しいひび割れの問題を生ずることなしには
、約450OAより厚い膜を得ることはできない。te
、多くの層を付着するために製造が困難となるから、そ
れに対して製造コストが上昇する。
SOG材料に典型的に付随する別の間開は、SOG材料
がHFエツチング浴と酸素プラズマを稀釈する傾向があ
ることである。付着されたシリコン層とアルミニウム層
は非常に容易に酸化され、「自然酸化物」が表面に形成
される。この方法の次の工程を行う前に、きれいな表面
を得るために自然酸化物を除去せねばならない。ウエノ
・−をエツチング浴の中に浸すことによって自然酸化物
は典整的に除去される。しかし、SOG材料はエツチン
グ浴によって激しく侵され、その結果として800層が
大きく損われる。また、装置のバイアス(マi&s)中
の金属付着に問題が起る。
がHFエツチング浴と酸素プラズマを稀釈する傾向があ
ることである。付着されたシリコン層とアルミニウム層
は非常に容易に酸化され、「自然酸化物」が表面に形成
される。この方法の次の工程を行う前に、きれいな表面
を得るために自然酸化物を除去せねばならない。ウエノ
・−をエツチング浴の中に浸すことによって自然酸化物
は典整的に除去される。しかし、SOG材料はエツチン
グ浴によって激しく侵され、その結果として800層が
大きく損われる。また、装置のバイアス(マi&s)中
の金属付着に問題が起る。
SOG材料の別の欠点は酸素プラズマに敏感なことであ
る。一般に、酸素プラズマは膜の有機基と反応して、そ
の有機基をヒドロキシル基(−OH)と電換する。この
ためにエツチングに対する抵抗を弱くシ、装置をエツチ
ング溶液に浸すことができなくなる。一般に、それらの
敏感な問題を避けるためにプロセスの流れを変えること
に1って80G材料の制限が解除される。
る。一般に、酸素プラズマは膜の有機基と反応して、そ
の有機基をヒドロキシル基(−OH)と電換する。この
ためにエツチングに対する抵抗を弱くシ、装置をエツチ
ング溶液に浸すことができなくなる。一般に、それらの
敏感な問題を避けるためにプロセスの流れを変えること
に1って80G材料の制限が解除される。
最後の不働態層を付着する前に表面の微細構成を減少す
るためにSOG lを用いることもできる。
るためにSOG lを用いることもできる。
九とえは、1.5μm 0MO8法用の最後の不働態層
は、厚さが1ミクロンのオキシニトリド層と、この層の
上に付着された、ジんをドープされた2ミクロン厚のガ
ラス層とで構成される。不働態層を用いるこの方法は、
装置の寸法が1ミクロンまたはそれ以下にされるまでは
適切であることが判明している。超小型装置の微細構成
が厳しいために、CVD オキシニトリド層は、大きな
隠敞効果と応力効果の次めに、狭い間隔の中に欠陥すカ
わち微小ひび割れを生ずる傾向がある。理論的には、表
面の微細構成を減するために800層が用いられる時に
それらの問題を小さくでき、5または解消できる。薄い
、2000A、 SOG 層では、微細構成はいぜん
として非常に厳しい。4000Aが適切なようであるが
、より厚い800層に伴う諸問題が大きくなり、最も望
ましい厚さである7000λを用いることが禁止される
。
は、厚さが1ミクロンのオキシニトリド層と、この層の
上に付着された、ジんをドープされた2ミクロン厚のガ
ラス層とで構成される。不働態層を用いるこの方法は、
装置の寸法が1ミクロンまたはそれ以下にされるまでは
適切であることが判明している。超小型装置の微細構成
が厳しいために、CVD オキシニトリド層は、大きな
隠敞効果と応力効果の次めに、狭い間隔の中に欠陥すカ
わち微小ひび割れを生ずる傾向がある。理論的には、表
面の微細構成を減するために800層が用いられる時に
それらの問題を小さくでき、5または解消できる。薄い
、2000A、 SOG 層では、微細構成はいぜん
として非常に厳しい。4000Aが適切なようであるが
、より厚い800層に伴う諸問題が大きくなり、最も望
ましい厚さである7000λを用いることが禁止される
。
1、米国特許第4 、775 、550号。
2、M、カワイ他、インターシーヤード・ダイエレクト
リック・プレーナーライゼーション・ウィズ・TE01
−cVo、アンド−5OG(Interlayerer
dDielecirlc Planarization
with TE01−CVDand 5OG)、V−
MICコンファレンス(Conf@rence)、C)
I−2624−5/8810000−0419、 pp
419−25.1988゜ 3、H,コシマ他、フレーナーライゼーション・プロセ
ス・ニージンク・ア、マルチコーティング・スピン−オ
ン−グラス(planarizatlonProcea
s TJaing a Multi−Coatlng
of 5pin−On−Glasa)、V−MICコン
ファレンス、CH−2624−5/8810000−0
390. pp390−96,1988゜4、ニス・
エヌ・テエン(S、N、Chen )仙、スピン−オン
・グラセズ:キャラクタライゼーシヨン・アンド・アプ
リケーション(Spio−On Glass@s:
Characterjzatlon and Ap
plication)、V−MICコンファレンス、C
H−2624−5/8810000−0306、pp3
06−12.1988゜ 5、 fイー・エル・タフリュー・イエン(D、L。
リック・プレーナーライゼーション・ウィズ・TE01
−cVo、アンド−5OG(Interlayerer
dDielecirlc Planarization
with TE01−CVDand 5OG)、V−
MICコンファレンス(Conf@rence)、C)
I−2624−5/8810000−0419、 pp
419−25.1988゜ 3、H,コシマ他、フレーナーライゼーション・プロセ
ス・ニージンク・ア、マルチコーティング・スピン−オ
ン−グラス(planarizatlonProcea
s TJaing a Multi−Coatlng
of 5pin−On−Glasa)、V−MICコン
ファレンス、CH−2624−5/8810000−0
390. pp390−96,1988゜4、ニス・
エヌ・テエン(S、N、Chen )仙、スピン−オン
・グラセズ:キャラクタライゼーシヨン・アンド・アプ
リケーション(Spio−On Glass@s:
Characterjzatlon and Ap
plication)、V−MICコンファレンス、C
H−2624−5/8810000−0306、pp3
06−12.1988゜ 5、 fイー・エル・タフリュー・イエン(D、L。
W −Y e n ) 他、プロセス・インテグレーシ
ョン・クイズ・スピン−オン−グラス・サンドインチ・
アズ・アン・インターメタル・ダイエレクトリック・レ
ーヤー・フォー・1.2μm CMO8DLMプoセス
(Process Integration with
Spin−On−GlassSandwich as
an Intsrmetal Dialectric
Layerfor 1.2μm CMO8DLM P
rocess+) 、V−MICコンファレンス、CH
−2624−5/8810000−0085、pp85
−94.1988゜ 6 シー・エイチ・ティン(C,H,T+ng)他、プ
レーナーライゼーション・プロセス・ニージンク、スピ
ン−メン−グラス(PlanarizationPro
eess Using 5pin−On−Gla@s)
、V−MIC:I ンファレンス、C)!−2488−
5/8710000−0061゜〔線題を解決するため
の手段〕 本発明は、半導体装置の性能を向上させるためにスピン
オンガラスを化学的に変性する方法を記述するものであ
る。半導体ボデーの上に金属層を最初に付着し、この金
属層のパターン化された部分の間に開口部を形成する。
ョン・クイズ・スピン−オン−グラス・サンドインチ・
アズ・アン・インターメタル・ダイエレクトリック・レ
ーヤー・フォー・1.2μm CMO8DLMプoセス
(Process Integration with
Spin−On−GlassSandwich as
an Intsrmetal Dialectric
Layerfor 1.2μm CMO8DLM P
rocess+) 、V−MICコンファレンス、CH
−2624−5/8810000−0085、pp85
−94.1988゜ 6 シー・エイチ・ティン(C,H,T+ng)他、プ
レーナーライゼーション・プロセス・ニージンク、スピ
ン−メン−グラス(PlanarizationPro
eess Using 5pin−On−Gla@s)
、V−MIC:I ンファレンス、C)!−2488−
5/8710000−0061゜〔線題を解決するため
の手段〕 本発明は、半導体装置の性能を向上させるためにスピン
オンガラスを化学的に変性する方法を記述するものであ
る。半導体ボデーの上に金属層を最初に付着し、この金
属層のパターン化された部分の間に開口部を形成する。
次に、化学蒸着技術を用いて酸化物層を付着する。それ
から第1の酸化物層にスピンオンガラス(SOG)層を
約3000〜8000Aの厚さに付着する。SOG 層
を付着した後で、酸素雰囲気中で800層を約350〜
450℃のアニーリング温度でアニールする。次に、半
導体装置を、約50℃の温度に加熱された有機シリコン
化合物を通じて泡立てられた窒素の流れにおいて、アニ
ーリング温度から室温まで冷却する。
から第1の酸化物層にスピンオンガラス(SOG)層を
約3000〜8000Aの厚さに付着する。SOG 層
を付着した後で、酸素雰囲気中で800層を約350〜
450℃のアニーリング温度でアニールする。次に、半
導体装置を、約50℃の温度に加熱された有機シリコン
化合物を通じて泡立てられた窒素の流れにおいて、アニ
ーリング温度から室温まで冷却する。
ガラス層中に欠陥が生ずることを禁止する新しい非エッ
チバックSOG法を提供する本発明を以下に説明する。
チバックSOG法を提供する本発明を以下に説明する。
SOG 材料をシリレート(ai lylating)
することにより化学的に変性させた結果として、より厚
い非エッチバックSOG 層が形成されて、ミクロン技
術およびサブミクロン技術に必要な性能を与える。化学
的変性により、よジ厚いSOG層を、広範囲の大きなひ
び割れを生ずることなしに、付着できる。ひび割れをな
くすことにより半導体装置の性能とシ造歩留りが向上す
るから有利である。更に、SOG のシリレーションに
ょジ、薄めたぶつ化水素(HF)中のSOGのウェット
エツチング速度が大幅に低下する。以下の説明において
は、本発明を完全に理解するために、特定の厚さ、特定
の流1のような特定事項の詳細を数多く述べた。しかし
、そのような特定の詳細なしに本発明を実施できること
が当業者には明らかであろう。他の場合には、本発明を
不必要にあいまいにしないようにする念めに、周知の方
法については詳しくは説明しなかった。
することにより化学的に変性させた結果として、より厚
い非エッチバックSOG 層が形成されて、ミクロン技
術およびサブミクロン技術に必要な性能を与える。化学
的変性により、よジ厚いSOG層を、広範囲の大きなひ
び割れを生ずることなしに、付着できる。ひび割れをな
くすことにより半導体装置の性能とシ造歩留りが向上す
るから有利である。更に、SOG のシリレーションに
ょジ、薄めたぶつ化水素(HF)中のSOGのウェット
エツチング速度が大幅に低下する。以下の説明において
は、本発明を完全に理解するために、特定の厚さ、特定
の流1のような特定事項の詳細を数多く述べた。しかし
、そのような特定の詳細なしに本発明を実施できること
が当業者には明らかであろう。他の場合には、本発明を
不必要にあいまいにしないようにする念めに、周知の方
法については詳しくは説明しなかった。
本発明を説明する前に、第1図と第2図を参照して従来
の技術の例について説明する。第1図は、いくつかのパ
ターン領域102 、103″f:有する典型的な従来
の半導体装置100t−示す。パターン領域102 、
103は典型的にはポリシリコン領域または金属導電領
域である。次に、化学蒸着(CVD )層のような誘電
体層を基板11と領域102 、103の上に形成する
。CVD層104は下側の層の輪郭、または微細構成に
従う傾向がある。次に、スピンオンガラス(SOG)層
のような絶縁層をCVD層104の上に形成する。80
0層105は絶縁体として作用し、下側の層の微細構成
を平らにすることを助ける。800層105を形成した
後で、800層105の上に付加誘電体層106を付着
する。
の技術の例について説明する。第1図は、いくつかのパ
ターン領域102 、103″f:有する典型的な従来
の半導体装置100t−示す。パターン領域102 、
103は典型的にはポリシリコン領域または金属導電領
域である。次に、化学蒸着(CVD )層のような誘電
体層を基板11と領域102 、103の上に形成する
。CVD層104は下側の層の輪郭、または微細構成に
従う傾向がある。次に、スピンオンガラス(SOG)層
のような絶縁層をCVD層104の上に形成する。80
0層105は絶縁体として作用し、下側の層の微細構成
を平らにすることを助ける。800層105を形成した
後で、800層105の上に付加誘電体層106を付着
する。
800層105の従来の付着技術における問題は、下側
の層に、盛りあがる部分のような成長する欠陥が形成さ
れることである。第2図を参照して、基板101の上に
アルミニウム層を付着し、そのアルミニウム層をエツチ
ングして導電領域102を形成する。付着中に、盛り上
り部分110が形成される。次に、導電領域102と基
板101の上にCVD層104を形成する。CVD層1
04は盛り上ジ部110の鏡像であるばかジでなく、欠
陥を助長するようでもある。それから800層105を
形成する。
の層に、盛りあがる部分のような成長する欠陥が形成さ
れることである。第2図を参照して、基板101の上に
アルミニウム層を付着し、そのアルミニウム層をエツチ
ングして導電領域102を形成する。付着中に、盛り上
り部分110が形成される。次に、導電領域102と基
板101の上にCVD層104を形成する。CVD層1
04は盛り上ジ部110の鏡像であるばかジでなく、欠
陥を助長するようでもある。それから800層105を
形成する。
800層105は下側の層の結果として微細構成を全体
的に平らにするが、盛り上ジ部分110の頂部111を
覆うことはできない。800層105をひと次び付着す
ると、窒素(N、)または酸素(O8)雰囲気中で約3
50〜450℃の温度で800層105ヲアニールする
。したがって、第2の(至)層106を付着すると、盛
り上ジ部110の頂部111は絶縁800層105によ
り分離されず、第1のc′VD層104に直接接触する
。そのために性能と製造歩留ジが向上する、 800層105により盛り上9部110を覆うという問
題が従来技術において指摘されていた。しかし、従来技
術の解決法は、盛ジ上り部分110を覆うために多数の
800層を用いることである。従来のSOGの物理的性
質のために、800層が厚すぎるとひび割れが生ずる。
的に平らにするが、盛り上ジ部分110の頂部111を
覆うことはできない。800層105をひと次び付着す
ると、窒素(N、)または酸素(O8)雰囲気中で約3
50〜450℃の温度で800層105ヲアニールする
。したがって、第2の(至)層106を付着すると、盛
り上ジ部110の頂部111は絶縁800層105によ
り分離されず、第1のc′VD層104に直接接触する
。そのために性能と製造歩留ジが向上する、 800層105により盛り上9部110を覆うという問
題が従来技術において指摘されていた。しかし、従来技
術の解決法は、盛ジ上り部分110を覆うために多数の
800層を用いることである。従来のSOGの物理的性
質のために、800層が厚すぎるとひび割れが生ずる。
厚い膜にひび割れを生じさせるのは、アニーリング温度
から室温へ冷却する工程の間である。更に、薄い付加8
00層が、SOG層が1つの厚い層で付着されたかの工
うに、同じひび割れの傾向を示す。その理由はいくつか
の800層の加算効果のためである。
から室温へ冷却する工程の間である。更に、薄い付加8
00層が、SOG層が1つの厚い層で付着されたかの工
うに、同じひび割れの傾向を示す。その理由はいくつか
の800層の加算効果のためである。
次に、従来技術の諸問題を克服する本発明の方法が示さ
れている第3図乃至第7図を参照して本発明を説明する
。本発明により、導電層の厚さと、高密度装置の厳しい
微細構成を変えることができる。本発明を、導体の厚さ
が1ミクロンより厚く、導体部分の間のくぼみの間隔が
1μmより狭い場合について説明することにする。80
0層のシリレーションによって、7000A より厚い
BOG金属間誘電体の1つのプレーナー化層が効果的に
達成された。
れている第3図乃至第7図を参照して本発明を説明する
。本発明により、導電層の厚さと、高密度装置の厳しい
微細構成を変えることができる。本発明を、導体の厚さ
が1ミクロンより厚く、導体部分の間のくぼみの間隔が
1μmより狭い場合について説明することにする。80
0層のシリレーションによって、7000A より厚い
BOG金属間誘電体の1つのプレーナー化層が効果的に
達成された。
第3図を参照して、半導体装置200の基板201の上
に導電領域202ヲ形成する。導電領域202と基板2
01の上にCVO層203ヲ形成する。従来技術におけ
るように、盛V上ジ部分220のような成長する欠陥が
導電領域202の内部に存在する。次に、従来技術と異
って、800層204は、盛り上り部220を適切に覆
うのに十分な厚さを有する。800層204によって一
層厚く覆うことができることにより、下側の微細構成に
向ける注意を減らすことができる。SoG層204を形
成する前の点までは、800層205の下側の基礎層を
形成するために周知の従来法を使用でき、構造は図示の
ものに限定されるものではない。
に導電領域202ヲ形成する。導電領域202と基板2
01の上にCVO層203ヲ形成する。従来技術におけ
るように、盛V上ジ部分220のような成長する欠陥が
導電領域202の内部に存在する。次に、従来技術と異
って、800層204は、盛り上り部220を適切に覆
うのに十分な厚さを有する。800層204によって一
層厚く覆うことができることにより、下側の微細構成に
向ける注意を減らすことができる。SoG層204を形
成する前の点までは、800層205の下側の基礎層を
形成するために周知の従来法を使用でき、構造は図示の
ものに限定されるものではない。
以後の工程により従来技術が改良される。次に、SoG
材料10が示されている第4図を参照する。
材料10が示されている第4図を参照する。
材料10は説明のために示したものであるが、機能的に
婢しいどのようなSOG材料も適幽である。
婢しいどのようなSOG材料も適幽である。
SOG材料10のシリレーションは、通常はヒドロキシ
(−OH)基、アミン(−NB2)基、またはメルカプ
) (−8H)基から水素(−H)を置換することによ
り、−81(C)(8)2基301を付加することを含
む。SOG処理の種々の工程において各種の有機シリコ
ン化合物を用いてシリレーションが行われる。
(−OH)基、アミン(−NB2)基、またはメルカプ
) (−8H)基から水素(−H)を置換することによ
り、−81(C)(8)2基301を付加することを含
む。SOG処理の種々の工程において各種の有機シリコ
ン化合物を用いてシリレーションが行われる。
用いられる有機シリコン化合物にはヘキサメチデイジル
アザン(HMDS)、ジメチルジクロロシラン(DMD
CS)、トリメチルクロロシラン(TM01 )、ジメ
チルメトキシシラン(DMDMOS ) およびビス(
ジメチルアミン)−ジメチルシラン(BDMADMS
)が含まれる。しかし、機能的に等しいどのような有機
化合物は本発明のか囲に含まれる。
アザン(HMDS)、ジメチルジクロロシラン(DMD
CS)、トリメチルクロロシラン(TM01 )、ジメ
チルメトキシシラン(DMDMOS ) およびビス(
ジメチルアミン)−ジメチルシラン(BDMADMS
)が含まれる。しかし、機能的に等しいどのような有機
化合物は本発明のか囲に含まれる。
第4図を参照して、たとえば、(CH3)、CI、St
(DMDCS) 20は水(H,0) ”T:水化され
て、SOG材料に混合されると、シリレートされfe、
sOG材料30と塩化水素(T(C1)が形成される。
(DMDCS) 20は水(H,0) ”T:水化され
て、SOG材料に混合されると、シリレートされfe、
sOG材料30と塩化水素(T(C1)が形成される。
第4図はこのようにして得られた、シリレートされ、系
列(sequence) 中のブリッジとして加えら
れる一8i(CH8)、基3011ff:添加され友s
oc材料30の可能な構造を示す。
列(sequence) 中のブリッジとして加えら
れる一8i(CH8)、基3011ff:添加され友s
oc材料30の可能な構造を示す。
再び第4図を参照して、SOG材料1oの応力によるひ
び割れは、)I、040 によるSOG材料10の水化
の結果であることがある。H,0分子40がSOG材料
の中に入りこむ場合に、水化によってSOG材料に「ひ
び割れ」401が生ずる結果となることがある。
び割れは、)I、040 によるSOG材料10の水化
の結果であることがある。H,0分子40がSOG材料
の中に入りこむ場合に、水化によってSOG材料に「ひ
び割れ」401が生ずる結果となることがある。
再び第3図を参照して、800層204をスピンオンし
た後で、約350〜450℃ のO3雰囲気中で800
層204をアニールする。好適な実施例においてはO3
を用い念が、NBのような他の不活性雰囲気を使用する
ことも本発明の範囲内に含まれる。
た後で、約350〜450℃ のO3雰囲気中で800
層204をアニールする。好適な実施例においてはO3
を用い念が、NBのような他の不活性雰囲気を使用する
ことも本発明の範囲内に含まれる。
好適な実施例においては、DMDC8のフラスコを通じ
て泡立てられ、流量が1時間当り約0.14立方m(約
5標準立方フイート)であるN、の流れの中でアニール
温度から室温まで半導体装置200を冷却する。フラス
コを約50℃まで加熱することによりDMDO8の分圧
を高くできる。
て泡立てられ、流量が1時間当り約0.14立方m(約
5標準立方フイート)であるN、の流れの中でアニール
温度から室温まで半導体装置200を冷却する。フラス
コを約50℃まで加熱することによりDMDO8の分圧
を高くできる。
本発明を実施する別の方法は、 800層204の形成
の後で、800層204をアニールする前に半導体装R
200を浸すことである。800層204を含む半導体
装置200を、アニールを行う前に、HMDSに約12
〜14時間浸す。その後で、約450℃のN。
の後で、800層204をアニールする前に半導体装R
200を浸すことである。800層204を含む半導体
装置200を、アニールを行う前に、HMDSに約12
〜14時間浸す。その後で、約450℃のN。
雰囲気中で800層204をアニールする。
次に、3つのカーブが示されている第5図を参照する。
X軸は秒で表したエツチング時間を示し、Y軸はオング
ストロームで表す訊刈層の厚さを示す。カーブA50は
O,プラズマを用いない、シリレートされた800層の
エツチング速度を示す。
ストロームで表す訊刈層の厚さを示す。カーブA50は
O,プラズマを用いない、シリレートされた800層の
エツチング速度を示す。
約12分(700秒)後で、元の600OAのうちの約
300OAが残る。
300OAが残る。
カーブB60はOQ プラズマを用いたエツチングを行
った後のシリレートされ次SOG層のエツチング速度を
示す。酸素プラズマの約2分後に、S園層は約2りOO
Aが残る。SOG 71を付着した後の装置を浸して自
然酸化物を除去できるから、付加時間により設計の選択
の幅をより広くできる。
った後のシリレートされ次SOG層のエツチング速度を
示す。酸素プラズマの約2分後に、S園層は約2りOO
Aが残る。SOG 71を付着した後の装置を浸して自
然酸化物を除去できるから、付加時間により設計の選択
の幅をより広くできる。
第5図のカーブ070はO,プラズマの後のシリレート
されてい危い800層のエツチング速度を示す。約25
秒後に、5000A厚の肛追層がほとんどゼロまでに除
去される。0.プラズマに対するこの感度により設計の
選択が禁止され、問題を避けるためにプロセスの変更を
要する。
されてい危い800層のエツチング速度を示す。約25
秒後に、5000A厚の肛追層がほとんどゼロまでに除
去される。0.プラズマに対するこの感度により設計の
選択が禁止され、問題を避けるためにプロセスの変更を
要する。
次に、半導体装置100の平面図のフォトマイクログラ
フが示されている第6A図と第6B図を参照する。半導
体装置100は周知の従来技術を用いてパターン化され
ている。導電領域102には、それらの導電領域を分離
する酸化物領域が形成される。
フが示されている第6A図と第6B図を参照する。半導
体装置100は周知の従来技術を用いてパターン化され
ている。導電領域102には、それらの導電領域を分離
する酸化物領域が形成される。
半導体装置100は非エッチバック%層を被覆される。
その半導体装置はN2雰囲気中で約400℃でアニール
されている。半導体装置100がアニール温度から室温
まで冷却されるにつれて、線状のひび割れ114が生ず
る。線状のひび割れ114が生ずると、それを修理する
ことはできないから半導体装置の性能と歩留りは低下す
る。非エッチバック法を用いる薄い800層は、より厚
い層に示されているように線状ひび割れを示さない。表
面を十分平らにするためには2つ以上の薄いSOG層を
付着することをしばしば必要とする。しかし、薄いSO
G層を何層か付着した後では、組合わされた層の厚さが
、200OA 以上というように、厚い場合には同じ線
状のひび割れを生ずる。ま九、多数の800層の場合に
はより多くの手間と時を必要とする。
されている。半導体装置100がアニール温度から室温
まで冷却されるにつれて、線状のひび割れ114が生ず
る。線状のひび割れ114が生ずると、それを修理する
ことはできないから半導体装置の性能と歩留りは低下す
る。非エッチバック法を用いる薄い800層は、より厚
い層に示されているように線状ひび割れを示さない。表
面を十分平らにするためには2つ以上の薄いSOG層を
付着することをしばしば必要とする。しかし、薄いSO
G層を何層か付着した後では、組合わされた層の厚さが
、200OA 以上というように、厚い場合には同じ線
状のひび割れを生ずる。ま九、多数の800層の場合に
はより多くの手間と時を必要とする。
次に、本発明のSOG /lを付着した後の半導体装置
200の平面図のフォトマイクログラフが示されている
第7A図と第7B図を参照する。導電領域202を分離
する酸化物領域207が導電領域202に形成される。
200の平面図のフォトマイクログラフが示されている
第7A図と第7B図を参照する。導電領域202を分離
する酸化物領域207が導電領域202に形成される。
半導体装置200は非エッチバックSOG層が被覆され
、N2雰囲気中で約400℃でアニールされる。半導体
装置200がアニール温度から室温まで冷えると、O2
がDMDO8のフラスコを通って流れる。800層20
4のシリレーションにより、8000Aの厚さまでの単
一層を、ひび割れの発生なしに、付着できる。
、N2雰囲気中で約400℃でアニールされる。半導体
装置200がアニール温度から室温まで冷えると、O2
がDMDO8のフラスコを通って流れる。800層20
4のシリレーションにより、8000Aの厚さまでの単
一層を、ひび割れの発生なしに、付着できる。
特定の材料と特定のパラメータを用いる好適な実施例に
ついて本発明を説明したが、本発明の範囲内でその実施
例を変更できる。マ九従来のほとんどの半導体基板を利
用でき、かつ本発明は指定される実際の層に限定される
ものではない。本発明の1つの改良はSOG材料の改良
に存するものであって、ミクロンおよびサブミクロンの
構造に存在する厳しい微細構成を平らにすることを助け
る。
ついて本発明を説明したが、本発明の範囲内でその実施
例を変更できる。マ九従来のほとんどの半導体基板を利
用でき、かつ本発明は指定される実際の層に限定される
ものではない。本発明の1つの改良はSOG材料の改良
に存するものであって、ミクロンおよびサブミクロンの
構造に存在する厳しい微細構成を平らにすることを助け
る。
更に、この方法は後の金属間層形成に採用でき、好適な
実施例の方法に限定されるものではない。
実施例の方法に限定されるものではない。
以上、有機シリコン・シリレーション化合物を用いるこ
とによシ半導体装置の性能を向上させるために、SoG
を化学的に変性する方法について説明した。
とによシ半導体装置の性能を向上させるために、SoG
を化学的に変性する方法について説明した。
第1図は多層装置を示す半導体ボデーの横断面図、第2
図は、アルミニウム層内の盛り上り部変形と、従来のス
ピンオンガラス層と、不十分なスピンオンガラス層から
生ずる問題とを示す、導電性半導体ボデーの横断面図、
第3図は、第2図に示されているのと同じ盛り上り部変
形と、本発明により得られたスピンオンガラス層を示す
、第2図の導電性半導体ボデーの横断面図、第4図はシ
リレートされ次スピンオンガラスと、シリレートされな
かったスピンオンガラスの理論的略図、第5図は、各種
の条件の下におけるシリレートされたスピンオンガラス
のエツチング速度を、オンゲスト【1−ムで表し次層の
変化する厚さと、秒で表したエツチング時間との関係で
示すグラフ、第6A図と第6B図は、層の厚さから生ず
るひび割れの状況を示す、スピンオンガラス層を加えた
後のパターン化された半導体ボデーの平面図のフォトマ
イクログラフの表現図、第7A図、第7B図は、ひび割
れのほとんどない様子を示す、ある厚さのスピンオンガ
ラス層を付加した後のパターン化された半導体ボデーの
平面図のフォトマイクログラフ表現図である。 200・・・・半導体装置、201 ・・・・基板、2
02・・・・導電性領域、203・・・・CVD層、2
04 、205・・・・800層、220・・・・盛り
上り。
図は、アルミニウム層内の盛り上り部変形と、従来のス
ピンオンガラス層と、不十分なスピンオンガラス層から
生ずる問題とを示す、導電性半導体ボデーの横断面図、
第3図は、第2図に示されているのと同じ盛り上り部変
形と、本発明により得られたスピンオンガラス層を示す
、第2図の導電性半導体ボデーの横断面図、第4図はシ
リレートされ次スピンオンガラスと、シリレートされな
かったスピンオンガラスの理論的略図、第5図は、各種
の条件の下におけるシリレートされたスピンオンガラス
のエツチング速度を、オンゲスト【1−ムで表し次層の
変化する厚さと、秒で表したエツチング時間との関係で
示すグラフ、第6A図と第6B図は、層の厚さから生ず
るひび割れの状況を示す、スピンオンガラス層を加えた
後のパターン化された半導体ボデーの平面図のフォトマ
イクログラフの表現図、第7A図、第7B図は、ひび割
れのほとんどない様子を示す、ある厚さのスピンオンガ
ラス層を付加した後のパターン化された半導体ボデーの
平面図のフォトマイクログラフ表現図である。 200・・・・半導体装置、201 ・・・・基板、2
02・・・・導電性領域、203・・・・CVD層、2
04 、205・・・・800層、220・・・・盛り
上り。
Claims (3)
- (1)半導体ボデーの上に第1の導電層を付着する工程
と、 前記第1の導電層のパターン化された部分の間に開口部
が形成されるように前記第1の導電層を形成する工程と
、 前記第1の導電層の上に第1の誘電体層を付着する工程
と、 前記第1の誘電体層の上にガラス層を付着する工程と、 前記ガラス層を環境中でアニーリングする工程と、 有機けい素化合物を通じて泡立てられている窒素流中で
前記半導体装置を冷却する工程と、を備えるスピンオン
ガラスをシリレートする方法。 - (2)前記半導体ボデーの上に第1の金属層を付着する
工程と、 前記第1の金属層のパターン化された部分の間に開口部
が形成されるように前記第1の金属層をエッチングする
工程と、 前記第1の金属層の上に第1の酸化物層を付着するため
に化学蒸着(CVD)技術を利用する工程と、 前記第1の酸化物層の上に厚さ約3000〜8000Å
のスピンオンガラス(SOG)層を付着する工程と、 半導体装置をヘキサメチルデイジリザン(HMDS)中
に約12〜14時間浸す工程と、 前記SOG層を酸素雰囲気中で約350〜450℃のア
ニーリング温度でアニーリングする工程と、ジメチジク
ロロシラン(DMDCS)を充されて、約50℃の温度
に加熱された容器を通じて泡立てられた窒素流中で前記
半導体装置を前記アニーリング温度から室温まで冷却す
る工程と、 を備える半導体装置の性能を向上させるためにスピンオ
ンガラスを化学的に変性する方法。 - (3)前記半導体ボデーの上に第1の金属層を付着する
工程と、 前記第1の金属層のパターン化された部分の間に開口部
が形成されるように前記第1の金属層を形成する工程と
、 前記第1の金属層の上に第1の酸化物層を付着するため
に化学蒸着(CVD)技術を利用する工程と、 前記第1の酸化物層の上にスピンオンガラス(SOG)
層を約3000〜8000Åの厚さに付着する工程と、 前記SOG層を酸素雰囲気中で約350〜450℃のア
ニーリング温度でアニーリングする工程と、ジメチジク
ロロシラン(DMDCS)を充たされて約50℃の温度
に加熱された容器を通じて泡立てられた窒素流中で前記
半導体装置を前記アニーリング温度から室温まで冷却す
る工程と、 を備える化学的に変性されたスピンオンガラス(SOG
)を用いる改良した非エッチバックプレーナー化法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/320,763 US4885262A (en) | 1989-03-08 | 1989-03-08 | Chemical modification of spin-on glass for improved performance in IC fabrication |
US320763 | 1989-03-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03200329A true JPH03200329A (ja) | 1991-09-02 |
Family
ID=23247775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2055196A Pending JPH03200329A (ja) | 1989-03-08 | 1990-03-08 | スピンオンガラスをシリレートする方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4885262A (ja) |
JP (1) | JPH03200329A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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1990
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---|---|
US4885262A (en) | 1989-12-05 |
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