JPH03200329A - スピンオンガラスをシリレートする方法 - Google Patents

スピンオンガラスをシリレートする方法

Info

Publication number
JPH03200329A
JPH03200329A JP2055196A JP5519690A JPH03200329A JP H03200329 A JPH03200329 A JP H03200329A JP 2055196 A JP2055196 A JP 2055196A JP 5519690 A JP5519690 A JP 5519690A JP H03200329 A JPH03200329 A JP H03200329A
Authority
JP
Japan
Prior art keywords
layer
sog
glass
depositing
spin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2055196A
Other languages
English (en)
Inventor
Chiu H Ting
チユウ・エイチ・テイン
Thomas G Rucker
トーマス・ジイ・ラツカー
Zbigniew P Sobczak
ジイグニユウ・ピイ・ソブザク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JPH03200329A publication Critical patent/JPH03200329A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は物質の諸性質と、超大規模集積（ＶＬＳ　Ｉ　
）層間誘電体の性能とを、スピンオンガラス（ＳＯＧ）
物質の化学的変性を行うことにより向上させるＳＯＧ法
に関するものである。
〔従来の技術〕
集積度が高くなり、装置の寸法が小さくなるにつれて、
ＶＬＳＩチップの性能は相互接続の能力によジ制限され
る。たとえば、１ミクロン法のためのＶＬＳ　Ｉ技術は
、この１ミクロン法よりほんのわずか大きいだけである
２ミクロン法の材料および技術より十分に高度な材料と
技術を、より精密に制御することが求められる。寸法が
半分になると困難度は５〜１０倍になることがある。更
に、相互接続の数が増加すると、金属層を分離する眉間
誘電体に一層厳しい要求が昧される。
回路速度と回路密度を高くし、特注用に設計の融通性を
高くするために、多層金属化は相互接続の性能力を向上
させることを要求される。しかし、多層法により発生さ
れた表面の微細構成のために、リソグラフィー、付着お
よびエツチングというような以後の処理工程が非常に困
難にされる。−１１次、その表面微細構成は、工程のカ
バー範囲を狭くし、金属を移動させ、かつ応力のために
ひび割れを生じさせることによって装置の信頼性を低下
させる。
したがって、集積化を絶えず進歩させるためには表面平
面化が重要である。
歴史的には、相関誘電体は化学蒸着（ＣＶＤ）酸化物で
あつ九。このＣＶＤ　酸化物はコンフォーマル被覆エリ
劣った被覆を生じてい友。全域間隔が狭く々ると、この
付着法は緊密な金属線の間に望ましくない空所を生ずる
。多層相互接続とコンフォーマル被覆により生じさせら
れる厳しい微細構成の九めに、金属付着は一層困難にさ
れる。しかし、より平らな誘電体層を得るために、ガラ
スフローおよびリフロー、バイアススパッタ石英、リフ
トオフ、エッチバンク法、スピンオン誘電体のような多
くの技術が研究され、用いられてき念。
利用できるいくつかの誘電体プレーナー化技術のうちで
、スピンオンガラス（ＳＯＧ）は金属間誘電体のための
プレーナー化媒体としてより大きな潜在能力と融通性を
もたらす。ＳＯＧは、より小さい形状構造中のスペース
を充すスピン被覆により付着される平滑化誘電体である
。ＳＯＧ材料の一般的な組成はけい酸塩（８１−０）７
レーム構造からポリシロキサンまでの範囲にわたる。ポ
リシロキサンのメチル基とフェニル基の含有濃度は変動
する。
ドープされていない、またはドープされているけい酸塩
はかなり低い温度で硬い膜に凝固するのが普通であり、
被覆が厚いと、とくに表面微細構成の上で容易にひび割
れを生ずる。被覆特性を改善し、厚い被覆のひび割れ発
生を明止するために、各種の有機基が取付けられ次ポリ
シロキサン材料が開発された。しかし、ポリシロキサン
族の厚さｌｄ約４０００オングストローム（Ａ）にいぜ
んとして制限されている。
ＳＯＧ　が含まれる時に、エッチバック法と非エッチバ
ンク法の２種類の方法の流れが採用される。
たとえば、米国特許第４　、７７５　、５５０号にはエ
ッチバツク法が開示されている。エッチバック法では、
ＳＯＧはＣｖＤ酸化物により囲まれて、装置に接触する
ことがないから、ＳＯＧ　の材料の諸性質に課される要
求はあまり厳しくない。エッチバック法の別の例が、後
述する従来技術の参考文献２と６に見出される。
〔発明が解決しようとする原題〕
他力、非エッチバンク法においては、ＳＯＧは装置に接
触し、材料の特性は極めて重要である。
非エッチバックＳＯＧ　’（（ブｒセスに統合するいく
つかの方法が提案されている。それらの方法には、独立
金属間誘電体としてのＳＯＧ、二重膜金属間誘電体を形
成するためにＳＯＧの上ま之は下のＣＶＤ　誘電体、お
よびＣＶＤ　誘電体の２つの層の間にＳＯＧ　が挾まれ
たサンドインチ構造等がある。
ＳＯＧ　　プレーナー化の最も簡単な技術は、独立のＳ
ＯＧ膜を金属間誘電体として用いることである。
しかし、現在のＳＯＧ材料は１１ミクロン（１００００
Ａ）厚の膜にスピンオンできず、ＳＯＧ材料のひび割れ
に対する抵抗と誘電体特性をいぜんとじて維持する。し
たがって、この独立法は利用できない選択と一般に考え
られる。８０Ｇ　の多重被覆が付着された時に広範囲の
ひび割れがいぜんとして観察されるから、多数の被覆に
より層の全体の厚さを増すことは有効で々い。
一方、１０００〜３０００Ａの範囲の薄い８００層を用
いると、金属層の間の分離を行うためにＣｖＤ誘電体を
必要とする。接着損失および膜の安定度の低下のような
いくつかの間萌の結果として、２つのＣＶＤ　１ｌｉｉ
ｔ体層の間に挾まれる８０Ｇ層を用いるサンドインチ技
術は、１つのＣＶＤ層と１つの８００層により示される
諸問題を生ずることなしにプレーナー化を行うのに有効
である。誘電体が第１の層であって、接着および小高い
抑制層として機能し、ＳＯＧが金属に接触することを阻
止する。ＳＯＧは第２の層であって、プレーナー層とし
て主として機能する。最後に、ＣｖＤ誘電体が第３の層
であって、分離層として機能する。従来のサンドインチ
法の詳細については後述の参考文献の４，５を参照され
たい。
理論的には、８００層は装置の厳しい微細構造を滑らか
な微細構造へ変えて、第３の層が良いステップカバーと
良い分離を行えるようにするものである。しかし、−船
釣に用いられるＳＯＧ材料には問題がある。ＳＯＣ材料
がひび割れを生ずる厚さは化学組成に依存する。一般に
、けい酸塩材料は、被覆の厚さが１００ＯＡ　をこえ友
時にひび割れを生じ、ポリけい酸塩はひび割れに対する
抵抗性が高く、約３０００〜４０００′Ａまで被覆でき
る。しかし、厳しい表面微細構造の上のＳＯＧ膜の厚さ
が３０００〜４０００λをこえると、ＳＯＧ膜は広い範
囲で大きなひび割れを生ずる。
厚い膜がひび割れを生じやすい結果として、１つの薄い
ＳＯＧスピン応用の平面性は全体として適切ではなく、
シたがって満足できる平面性Ｉｒ、得るためには少くと
も２層またはそれ以上の層を順次付着する必要がある。
多層法の例については後述の参考文献３を参照されたい
。厚さが４０００〜７０００大の膜で装置を被覆する必
要があるが、薄い被覆層を多数用いることによっては、
広範、囲の厳しいひび割れの問題を生ずることなしには
、約４５０ＯＡより厚い膜を得ることはできない。ｔｅ
、多くの層を付着するために製造が困難となるから、そ
れに対して製造コストが上昇する。
ＳＯＧ材料に典型的に付随する別の間開は、ＳＯＧ材料
がＨＦエツチング浴と酸素プラズマを稀釈する傾向があ
ることである。付着されたシリコン層とアルミニウム層
は非常に容易に酸化され、「自然酸化物」が表面に形成
される。この方法の次の工程を行う前に、きれいな表面
を得るために自然酸化物を除去せねばならない。ウエノ
・−をエツチング浴の中に浸すことによって自然酸化物
は典整的に除去される。しかし、ＳＯＧ材料はエツチン
グ浴によって激しく侵され、その結果として８００層が
大きく損われる。また、装置のバイアス（マｉ＆ｓ）中
の金属付着に問題が起る。
ＳＯＧ材料の別の欠点は酸素プラズマに敏感なことであ
る。一般に、酸素プラズマは膜の有機基と反応して、そ
の有機基をヒドロキシル基（−ＯＨ）と電換する。この
ためにエツチングに対する抵抗を弱くシ、装置をエツチ
ング溶液に浸すことができなくなる。一般に、それらの
敏感な問題を避けるためにプロセスの流れを変えること
に１って８０Ｇ材料の制限が解除される。
最後の不働態層を付着する前に表面の微細構成を減少す
るためにＳＯＧ　ｌを用いることもできる。
九とえは、１．５μｍ　０ＭＯ８法用の最後の不働態層
は、厚さが１ミクロンのオキシニトリド層と、この層の
上に付着された、ジんをドープされた２ミクロン厚のガ
ラス層とで構成される。不働態層を用いるこの方法は、
装置の寸法が１ミクロンまたはそれ以下にされるまでは
適切であることが判明している。超小型装置の微細構成
が厳しいために、ＣＶＤ　オキシニトリド層は、大きな
隠敞効果と応力効果の次めに、狭い間隔の中に欠陥すカ
わち微小ひび割れを生ずる傾向がある。理論的には、表
面の微細構成を減するために８００層が用いられる時に
それらの問題を小さくでき、５または解消できる。薄い
、２０００Ａ、　　ＳＯＧ　層では、微細構成はいぜん
として非常に厳しい。４０００Ａが適切なようであるが
、より厚い８００層に伴う諸問題が大きくなり、最も望
ましい厚さである７０００λを用いることが禁止される
。
〔参考文献〕
１、米国特許第４　、７７５　、５５０号。
２、Ｍ、カワイ他、インターシーヤード・ダイエレクト
リック・プレーナーライゼーション・ウィズ・ＴＥ０１
−ｃＶｏ、アンド−５ＯＧ（Ｉｎｔｅｒｌａｙｅｒｅｒ
ｄＤｉｅｌｅｃｉｒｌｃ　Ｐｌａｎａｒｉｚａｔｉｏｎ
　ｗｉｔｈ　ＴＥ０１−ＣＶＤａｎｄ　５ＯＧ）、Ｖ−
ＭＩＣコンファレンス（Ｃｏｎｆ＠ｒｅｎｃｅ）、Ｃ）
Ｉ−２６２４−５／８８１００００−０４１９、　ｐｐ
４１９−２５．１９８８゜ ３、Ｈ，コシマ他、フレーナーライゼーション・プロセ
ス・ニージンク・ア、マルチコーティング・スピン−オ
ン−グラス（ｐｌａｎａｒｉｚａｔｌｏｎＰｒｏｃｅａ
ｓ　ＴＪａｉｎｇ　ａ　Ｍｕｌｔｉ−Ｃｏａｔｌｎｇ　
ｏｆ　５ｐｉｎ−Ｏｎ−Ｇｌａｓａ）、Ｖ−ＭＩＣコン
ファレンス、ＣＨ−２６２４−５／８８１００００−０
３９０．　　ｐｐ３９０−９６，１９８８゜４、ニス・
エヌ・テエン（Ｓ、Ｎ、Ｃｈｅｎ　）仙、スピン−オン
・グラセズ：キャラクタライゼーシヨン・アンド・アプ
リケーション（Ｓｐｉｏ−Ｏｎ　Ｇｌａｓｓ＠ｓ：　　
Ｃｈａｒａｃｔｅｒｊｚａｔｌｏｎ　　ａｎｄ　　Ａｐ
ｐｌｉｃａｔｉｏｎ）、Ｖ−ＭＩＣコンファレンス、Ｃ
Ｈ−２６２４−５／８８１００００−０３０６、ｐｐ３
０６−１２．１９８８゜ ５、　　ｆイー・エル・タフリュー・イエン（Ｄ、Ｌ。
Ｗ　−Ｙ　ｅ　ｎ　）　他、プロセス・インテグレーシ
ョン・クイズ・スピン−オン−グラス・サンドインチ・
アズ・アン・インターメタル・ダイエレクトリック・レ
ーヤー・フォー・１．２μｍ　ＣＭＯ８ＤＬＭプｏセス
（Ｐｒｏｃｅｓｓ　Ｉｎｔｅｇｒａｔｉｏｎ　ｗｉｔｈ
　Ｓｐｉｎ−Ｏｎ−ＧｌａｓｓＳａｎｄｗｉｃｈ　ａｓ
　ａｎ　Ｉｎｔｓｒｍｅｔａｌ　Ｄｉａｌｅｃｔｒｉｃ
　Ｌａｙｅｒｆｏｒ　１．２μｍ　ＣＭＯ８ＤＬＭ　Ｐ
ｒｏｃｅｓｓ＋）　、Ｖ−ＭＩＣコンファレンス、ＣＨ
−２６２４−５／８８１００００−００８５、ｐｐ８５
−９４．１９８８゜ ６　シー・エイチ・ティン（Ｃ，Ｈ，Ｔ＋ｎｇ）他、プ
レーナーライゼーション・プロセス・ニージンク、スピ
ン−メン−グラス（ＰｌａｎａｒｉｚａｔｉｏｎＰｒｏ
ｅｅｓｓ　Ｕｓｉｎｇ　５ｐｉｎ−Ｏｎ−Ｇｌａ＠ｓ）
、Ｖ−ＭＩＣ：Ｉ　ンファレンス、Ｃ）！−２４８８−
５／８７１００００−００６１゜〔線題を解決するため
の手段〕 本発明は、半導体装置の性能を向上させるためにスピン
オンガラスを化学的に変性する方法を記述するものであ
る。半導体ボデーの上に金属層を最初に付着し、この金
属層のパターン化された部分の間に開口部を形成する。
次に、化学蒸着技術を用いて酸化物層を付着する。それ
から第１の酸化物層にスピンオンガラス（ＳＯＧ）層を
約３０００〜８０００Ａの厚さに付着する。ＳＯＧ　層
を付着した後で、酸素雰囲気中で８００層を約３５０〜
４５０℃のアニーリング温度でアニールする。次に、半
導体装置を、約５０℃の温度に加熱された有機シリコン
化合物を通じて泡立てられた窒素の流れにおいて、アニ
ーリング温度から室温まで冷却する。
ガラス層中に欠陥が生ずることを禁止する新しい非エッ
チバックＳＯＧ法を提供する本発明を以下に説明する。
ＳＯＧ　材料をシリレート（ａｉ　ｌｙｌａｔｉｎｇ）
することにより化学的に変性させた結果として、より厚
い非エッチバックＳＯＧ　層が形成されて、ミクロン技
術およびサブミクロン技術に必要な性能を与える。化学
的変性により、よジ厚いＳＯＧ層を、広範囲の大きなひ
び割れを生ずることなしに、付着できる。ひび割れをな
くすことにより半導体装置の性能とシ造歩留りが向上す
るから有利である。更に、ＳＯＧ　のシリレーションに
ょジ、薄めたぶつ化水素（ＨＦ）中のＳＯＧのウェット
エツチング速度が大幅に低下する。以下の説明において
は、本発明を完全に理解するために、特定の厚さ、特定
の流１のような特定事項の詳細を数多く述べた。しかし
、そのような特定の詳細なしに本発明を実施できること
が当業者には明らかであろう。他の場合には、本発明を
不必要にあいまいにしないようにする念めに、周知の方
法については詳しくは説明しなかった。
〔実施例〕
本発明を説明する前に、第１図と第２図を参照して従来
の技術の例について説明する。第１図は、いくつかのパ
ターン領域１０２　、１０３″ｆ：有する典型的な従来
の半導体装置１００ｔ−示す。パターン領域１０２　、
１０３は典型的にはポリシリコン領域または金属導電領
域である。次に、化学蒸着（ＣＶＤ　）層のような誘電
体層を基板１１と領域１０２　、１０３の上に形成する
。ＣＶＤ層１０４は下側の層の輪郭、または微細構成に
従う傾向がある。次に、スピンオンガラス（ＳＯＧ）層
のような絶縁層をＣＶＤ層１０４の上に形成する。８０
０層１０５は絶縁体として作用し、下側の層の微細構成
を平らにすることを助ける。８００層１０５を形成した
後で、８００層１０５の上に付加誘電体層１０６を付着
する。
８００層１０５の従来の付着技術における問題は、下側
の層に、盛りあがる部分のような成長する欠陥が形成さ
れることである。第２図を参照して、基板１０１の上に
アルミニウム層を付着し、そのアルミニウム層をエツチ
ングして導電領域１０２を形成する。付着中に、盛り上
り部分１１０が形成される。次に、導電領域１０２と基
板１０１の上にＣＶＤ層１０４を形成する。ＣＶＤ層１
０４は盛り上ジ部１１０の鏡像であるばかジでなく、欠
陥を助長するようでもある。それから８００層１０５を
形成する。
８００層１０５は下側の層の結果として微細構成を全体
的に平らにするが、盛り上ジ部分１１０の頂部１１１を
覆うことはできない。８００層１０５をひと次び付着す
ると、窒素（Ｎ、）または酸素（Ｏ８）雰囲気中で約３
５０〜４５０℃の温度で８００層１０５ヲアニールする
。したがって、第２の（至）層１０６を付着すると、盛
り上ジ部１１０の頂部１１１は絶縁８００層１０５によ
り分離されず、第１のｃ′ＶＤ層１０４に直接接触する
。そのために性能と製造歩留ジが向上する、 ８００層１０５により盛り上９部１１０を覆うという問
題が従来技術において指摘されていた。しかし、従来技
術の解決法は、盛ジ上り部分１１０を覆うために多数の
８００層を用いることである。従来のＳＯＧの物理的性
質のために、８００層が厚すぎるとひび割れが生ずる。
厚い膜にひび割れを生じさせるのは、アニーリング温度
から室温へ冷却する工程の間である。更に、薄い付加８
００層が、ＳＯＧ層が１つの厚い層で付着されたかの工
うに、同じひび割れの傾向を示す。その理由はいくつか
の８００層の加算効果のためである。
次に、従来技術の諸問題を克服する本発明の方法が示さ
れている第３図乃至第７図を参照して本発明を説明する
。本発明により、導電層の厚さと、高密度装置の厳しい
微細構成を変えることができる。本発明を、導体の厚さ
が１ミクロンより厚く、導体部分の間のくぼみの間隔が
１μｍより狭い場合について説明することにする。８０
０層のシリレーションによって、７０００Ａ　より厚い
ＢＯＧ金属間誘電体の１つのプレーナー化層が効果的に
達成された。
第３図を参照して、半導体装置２００の基板２０１の上
に導電領域２０２ヲ形成する。導電領域２０２と基板２
０１の上にＣＶＯ層２０３ヲ形成する。従来技術におけ
るように、盛Ｖ上ジ部分２２０のような成長する欠陥が
導電領域２０２の内部に存在する。次に、従来技術と異
って、８００層２０４は、盛り上り部２２０を適切に覆
うのに十分な厚さを有する。８００層２０４によって一
層厚く覆うことができることにより、下側の微細構成に
向ける注意を減らすことができる。ＳｏＧ層２０４を形
成する前の点までは、８００層２０５の下側の基礎層を
形成するために周知の従来法を使用でき、構造は図示の
ものに限定されるものではない。
以後の工程により従来技術が改良される。次に、ＳｏＧ
材料１０が示されている第４図を参照する。
材料１０は説明のために示したものであるが、機能的に
婢しいどのようなＳＯＧ材料も適幽である。
ＳＯＧ材料１０のシリレーションは、通常はヒドロキシ
（−ＯＨ）基、アミン（−ＮＢ２）基、またはメルカプ
）　（−８Ｈ）基から水素（−Ｈ）を置換することによ
り、−８１（Ｃ）（８）２基３０１を付加することを含
む。ＳＯＧ処理の種々の工程において各種の有機シリコ
ン化合物を用いてシリレーションが行われる。
用いられる有機シリコン化合物にはヘキサメチデイジル
アザン（ＨＭＤＳ）、ジメチルジクロロシラン（ＤＭＤ
ＣＳ）、トリメチルクロロシラン（ＴＭ０１　）、ジメ
チルメトキシシラン（ＤＭＤＭＯＳ　）　およびビス（
ジメチルアミン）−ジメチルシラン（ＢＤＭＡＤＭＳ　
）が含まれる。しかし、機能的に等しいどのような有機
化合物は本発明のか囲に含まれる。
第４図を参照して、たとえば、（ＣＨ３）、ＣＩ、Ｓｔ
（ＤＭＤＣＳ）　２０は水（Ｈ，０）　”Ｔ：水化され
て、ＳＯＧ材料に混合されると、シリレートされｆｅ、
ｓＯＧ材料３０と塩化水素（Ｔ（Ｃ１）が形成される。
第４図はこのようにして得られた、シリレートされ、系
列（ｓｅｑｕｅｎｃｅ）　　中のブリッジとして加えら
れる一８ｉ（ＣＨ８）、基３０１１ｆｆ：添加され友ｓ
ｏｃ材料３０の可能な構造を示す。
再び第４図を参照して、ＳＯＧ材料１ｏの応力によるひ
び割れは、）Ｉ、０４０　によるＳＯＧ材料１０の水化
の結果であることがある。Ｈ，０分子４０がＳＯＧ材料
の中に入りこむ場合に、水化によってＳＯＧ材料に「ひ
び割れ」４０１が生ずる結果となることがある。
再び第３図を参照して、８００層２０４をスピンオンし
た後で、約３５０〜４５０℃　のＯ３雰囲気中で８００
層２０４をアニールする。好適な実施例においてはＯ３
を用い念が、ＮＢのような他の不活性雰囲気を使用する
ことも本発明の範囲内に含まれる。
好適な実施例においては、ＤＭＤＣ８のフラスコを通じ
て泡立てられ、流量が１時間当り約０．１４立方ｍ（約
５標準立方フイート）であるＮ、の流れの中でアニール
温度から室温まで半導体装置２００を冷却する。フラス
コを約５０℃まで加熱することによりＤＭＤＯ８の分圧
を高くできる。
本発明を実施する別の方法は、　８００層２０４の形成
の後で、８００層２０４をアニールする前に半導体装Ｒ
２００を浸すことである。８００層２０４を含む半導体
装置２００を、アニールを行う前に、ＨＭＤＳに約１２
〜１４時間浸す。その後で、約４５０℃のＮ。
雰囲気中で８００層２０４をアニールする。
次に、３つのカーブが示されている第５図を参照する。
Ｘ軸は秒で表したエツチング時間を示し、Ｙ軸はオング
ストロームで表す訊刈層の厚さを示す。カーブＡ５０は
Ｏ，プラズマを用いない、シリレートされた８００層の
エツチング速度を示す。
約１２分（７００秒）後で、元の６００ＯＡのうちの約
３００ＯＡが残る。
カーブＢ６０はＯＱ　プラズマを用いたエツチングを行
った後のシリレートされ次ＳＯＧ層のエツチング速度を
示す。酸素プラズマの約２分後に、Ｓ園層は約２りＯＯ
Ａが残る。ＳＯＧ　７１を付着した後の装置を浸して自
然酸化物を除去できるから、付加時間により設計の選択
の幅をより広くできる。
第５図のカーブ０７０はＯ，プラズマの後のシリレート
されてい危い８００層のエツチング速度を示す。約２５
秒後に、５０００Ａ厚の肛追層がほとんどゼロまでに除
去される。０．プラズマに対するこの感度により設計の
選択が禁止され、問題を避けるためにプロセスの変更を
要する。
次に、半導体装置１００の平面図のフォトマイクログラ
フが示されている第６Ａ図と第６Ｂ図を参照する。半導
体装置１００は周知の従来技術を用いてパターン化され
ている。導電領域１０２には、それらの導電領域を分離
する酸化物領域が形成される。
半導体装置１００は非エッチバック％層を被覆される。
その半導体装置はＮ２雰囲気中で約４００℃でアニール
されている。半導体装置１００がアニール温度から室温
まで冷却されるにつれて、線状のひび割れ１１４が生ず
る。線状のひび割れ１１４が生ずると、それを修理する
ことはできないから半導体装置の性能と歩留りは低下す
る。非エッチバック法を用いる薄い８００層は、より厚
い層に示されているように線状ひび割れを示さない。表
面を十分平らにするためには２つ以上の薄いＳＯＧ層を
付着することをしばしば必要とする。しかし、薄いＳＯ
Ｇ層を何層か付着した後では、組合わされた層の厚さが
、２００ＯＡ　以上というように、厚い場合には同じ線
状のひび割れを生ずる。ま九、多数の８００層の場合に
はより多くの手間と時を必要とする。
次に、本発明のＳＯＧ　／ｌを付着した後の半導体装置
２００の平面図のフォトマイクログラフが示されている
第７Ａ図と第７Ｂ図を参照する。導電領域２０２を分離
する酸化物領域２０７が導電領域２０２に形成される。
半導体装置２００は非エッチバックＳＯＧ層が被覆され
、Ｎ２雰囲気中で約４００℃でアニールされる。半導体
装置２００がアニール温度から室温まで冷えると、Ｏ２
がＤＭＤＯ８のフラスコを通って流れる。８００層２０
４のシリレーションにより、８０００Ａの厚さまでの単
一層を、ひび割れの発生なしに、付着できる。
特定の材料と特定のパラメータを用いる好適な実施例に
ついて本発明を説明したが、本発明の範囲内でその実施
例を変更できる。マ九従来のほとんどの半導体基板を利
用でき、かつ本発明は指定される実際の層に限定される
ものではない。本発明の１つの改良はＳＯＧ材料の改良
に存するものであって、ミクロンおよびサブミクロンの
構造に存在する厳しい微細構成を平らにすることを助け
る。
更に、この方法は後の金属間層形成に採用でき、好適な
実施例の方法に限定されるものではない。
以上、有機シリコン・シリレーション化合物を用いるこ
とによシ半導体装置の性能を向上させるために、ＳｏＧ
を化学的に変性する方法について説明した。
【図面の簡単な説明】
第１図は多層装置を示す半導体ボデーの横断面図、第２
図は、アルミニウム層内の盛り上り部変形と、従来のス
ピンオンガラス層と、不十分なスピンオンガラス層から
生ずる問題とを示す、導電性半導体ボデーの横断面図、
第３図は、第２図に示されているのと同じ盛り上り部変
形と、本発明により得られたスピンオンガラス層を示す
、第２図の導電性半導体ボデーの横断面図、第４図はシ
リレートされ次スピンオンガラスと、シリレートされな
かったスピンオンガラスの理論的略図、第５図は、各種
の条件の下におけるシリレートされたスピンオンガラス
のエツチング速度を、オンゲスト【１−ムで表し次層の
変化する厚さと、秒で表したエツチング時間との関係で
示すグラフ、第６Ａ図と第６Ｂ図は、層の厚さから生ず
るひび割れの状況を示す、スピンオンガラス層を加えた
後のパターン化された半導体ボデーの平面図のフォトマ
イクログラフの表現図、第７Ａ図、第７Ｂ図は、ひび割
れのほとんどない様子を示す、ある厚さのスピンオンガ
ラス層を付加した後のパターン化された半導体ボデーの
平面図のフォトマイクログラフ表現図である。 ２００・・・・半導体装置、２０１　・・・・基板、２
０２・・・・導電性領域、２０３・・・・ＣＶＤ層、２
０４　、２０５・・・・８００層、２２０・・・・盛り
上り。

Claims (3)

    【特許請求の範囲】
  1. （１）半導体ボデーの上に第１の導電層を付着する工程
    と、 前記第１の導電層のパターン化された部分の間に開口部
    が形成されるように前記第１の導電層を形成する工程と
    、 前記第１の導電層の上に第１の誘電体層を付着する工程
    と、 前記第１の誘電体層の上にガラス層を付着する工程と、 前記ガラス層を環境中でアニーリングする工程と、 有機けい素化合物を通じて泡立てられている窒素流中で
    前記半導体装置を冷却する工程と、を備えるスピンオン
    ガラスをシリレートする方法。
  2. （２）前記半導体ボデーの上に第１の金属層を付着する
    工程と、 前記第１の金属層のパターン化された部分の間に開口部
    が形成されるように前記第１の金属層をエッチングする
    工程と、 前記第１の金属層の上に第１の酸化物層を付着するため
    に化学蒸着（ＣＶＤ）技術を利用する工程と、 前記第１の酸化物層の上に厚さ約３０００〜８０００Å
    のスピンオンガラス（ＳＯＧ）層を付着する工程と、 半導体装置をヘキサメチルデイジリザン（ＨＭＤＳ）中
    に約１２〜１４時間浸す工程と、 前記ＳＯＧ層を酸素雰囲気中で約３５０〜４５０℃のア
    ニーリング温度でアニーリングする工程と、ジメチジク
    ロロシラン（ＤＭＤＣＳ）を充されて、約５０℃の温度
    に加熱された容器を通じて泡立てられた窒素流中で前記
    半導体装置を前記アニーリング温度から室温まで冷却す
    る工程と、 を備える半導体装置の性能を向上させるためにスピンオ
    ンガラスを化学的に変性する方法。
  3. （３）前記半導体ボデーの上に第１の金属層を付着する
    工程と、 前記第１の金属層のパターン化された部分の間に開口部
    が形成されるように前記第１の金属層を形成する工程と
    、 前記第１の金属層の上に第１の酸化物層を付着するため
    に化学蒸着（ＣＶＤ）技術を利用する工程と、 前記第１の酸化物層の上にスピンオンガラス（ＳＯＧ）
    層を約３０００〜８０００Åの厚さに付着する工程と、 前記ＳＯＧ層を酸素雰囲気中で約３５０〜４５０℃のア
    ニーリング温度でアニーリングする工程と、ジメチジク
    ロロシラン（ＤＭＤＣＳ）を充たされて約５０℃の温度
    に加熱された容器を通じて泡立てられた窒素流中で前記
    半導体装置を前記アニーリング温度から室温まで冷却す
    る工程と、 を備える化学的に変性されたスピンオンガラス（ＳＯＧ
    ）を用いる改良した非エッチバックプレーナー化法。
JP2055196A 1989-03-08 1990-03-08 スピンオンガラスをシリレートする方法 Pending JPH03200329A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/320,763 US4885262A (en) 1989-03-08 1989-03-08 Chemical modification of spin-on glass for improved performance in IC fabrication
US320763 1989-03-08

Publications (1)

Publication Number Publication Date
JPH03200329A true JPH03200329A (ja) 1991-09-02

Family

ID=23247775

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2055196A Pending JPH03200329A (ja) 1989-03-08 1990-03-08 スピンオンガラスをシリレートする方法

Country Status (2)

Country Link
US (1) US4885262A (ja)
JP (1) JPH03200329A (ja)

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910008980B1 (ko) * 1988-12-20 1991-10-26 현대전자산업 주식회사 자외선을 이용한 s.o.g 박막 경화 방법
US5270267A (en) * 1989-05-31 1993-12-14 Mitel Corporation Curing and passivation of spin on glasses by a plasma process wherein an external polarization field is applied to the substrate
JP2556138B2 (ja) * 1989-06-30 1996-11-20 日本電気株式会社 半導体装置の製造方法
US4988405A (en) * 1989-12-21 1991-01-29 At&T Bell Laboratories Fabrication of devices utilizing a wet etchback procedure
US5003062A (en) * 1990-04-19 1991-03-26 Taiwan Semiconductor Manufacturing Co. Semiconductor planarization process for submicron devices
CA2017719C (en) * 1990-05-29 1999-01-19 Zarlink Semiconductor Inc. Moisture-free sog process
KR930001418B1 (ko) * 1990-08-07 1993-02-27 삼성전자 주식회사 반도체 장치의 제조방법
JPH04233732A (ja) * 1990-08-16 1992-08-21 Motorola Inc 半導体の製造工程で使用するスピン・オン誘電体
US5152834A (en) * 1990-09-14 1992-10-06 Ncr Corporation Spin-on glass composition
US5527872A (en) * 1990-09-14 1996-06-18 At&T Global Information Solutions Company Electronic device with a spin-on glass dielectric layer
US5472488A (en) * 1990-09-14 1995-12-05 Hyundai Electronics America Coating solution for forming glassy layers
US5174043A (en) * 1990-11-19 1992-12-29 Taiwan Semiconductor Manufacturing Company Machine and method for high vacuum controlled ramping curing furnace for sog planarization
US5106787A (en) * 1990-11-19 1992-04-21 Taiwan Semiconductor Manufacturing Co. Method for high vacuum controlled ramping curing furnace for SOG planarization
JP2665404B2 (ja) * 1991-02-18 1997-10-22 シャープ株式会社 半導体装置の製造方法
US5376590A (en) * 1992-01-20 1994-12-27 Nippon Telegraph And Telephone Corporation Semiconductor device and method of fabricating the same
US5576247A (en) * 1992-07-31 1996-11-19 Matsushita Electric Industrial Co., Ltd. Thin layer forming method wherein hydrophobic molecular layers preventing a BPSG layer from absorbing moisture
US5250472A (en) * 1992-09-03 1993-10-05 Industrial Technology Research Institute Spin-on-glass integration planarization having siloxane partial etchback and silicate processes
US5366910A (en) * 1992-09-29 1994-11-22 Hyundai Electronics Industries Co., Ltd. Process for the production of thin film transistors using on SOG film
US5393708A (en) * 1992-10-08 1995-02-28 Industrial Technology Research Institute Inter-metal-dielectric planarization process
JP3158749B2 (ja) * 1992-12-16 2001-04-23 ヤマハ株式会社 半導体装置
KR960010338B1 (ko) * 1992-12-30 1996-07-30 현대전자산업 주식회사 폴리실리콘 박막트랜지스터의 수소화처리방법
US5366850A (en) * 1993-04-14 1994-11-22 Industrial Technology Research Institute Submicron planarization process with passivation on metal line
JPH0766287A (ja) * 1993-08-23 1995-03-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US5429990A (en) * 1994-04-08 1995-07-04 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
US5488015A (en) * 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
GB2291207B (en) * 1994-07-14 1998-03-25 Hyundai Electronics Ind Method for forming resist patterns
JP3015717B2 (ja) * 1994-09-14 2000-03-06 三洋電機株式会社 半導体装置の製造方法および半導体装置
DE69435294D1 (de) * 1994-11-07 2010-07-01 Macronix Int Co Ltd Passivierungsverfahren für eine integrierte schaltung
US6004622A (en) * 1994-11-07 1999-12-21 Macronix International Co., Ltd. Spin-on-glass process with controlled environment
US5716673A (en) * 1994-11-07 1998-02-10 Macronix Internationalco., Ltd. Spin-on-glass process with controlled environment
EP0738185B1 (en) * 1994-11-07 2003-07-30 Macronix International Co., Ltd. Spin-on-glass process with controlled environment
US5496776A (en) * 1995-04-27 1996-03-05 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
US6268657B1 (en) 1995-09-14 2001-07-31 Sanyo Electric Co., Ltd. Semiconductor devices and an insulating layer with an impurity
US20010048147A1 (en) * 1995-09-14 2001-12-06 Hideki Mizuhara Semiconductor devices passivation film
US5942802A (en) * 1995-10-09 1999-08-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of producing the same
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
US5837603A (en) * 1996-05-08 1998-11-17 Harris Corporation Planarization method by use of particle dispersion and subsequent thermal flow
US5633193A (en) * 1996-05-22 1997-05-27 Lucent Technologies Inc. Method of making an InP-based device comprising semiconductor growth on a non-planar surface
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
JP3015767B2 (ja) * 1996-12-25 2000-03-06 三洋電機株式会社 半導体装置の製造方法及び半導体装置
JP2975934B2 (ja) 1997-09-26 1999-11-10 三洋電機株式会社 半導体装置の製造方法及び半導体装置
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
US6770572B1 (en) * 1999-01-26 2004-08-03 Alliedsignal Inc. Use of multifunctional si-based oligomer/polymer for the surface modification of nanoporous silica films
US6268457B1 (en) 1999-06-10 2001-07-31 Allied Signal, Inc. Spin-on glass anti-reflective coatings for photolithography
EP1190277B1 (en) * 1999-06-10 2009-10-07 AlliedSignal Inc. Semiconductor having spin-on-glass anti-reflective coatings for photolithography
US6368400B1 (en) 2000-07-17 2002-04-09 Honeywell International Absorbing compounds for spin-on-glass anti-reflective coatings for photolithography
US7435613B2 (en) * 2001-02-12 2008-10-14 Agere Systems Inc. Methods of fabricating a membrane with improved mechanical integrity
US6664188B2 (en) * 2001-07-26 2003-12-16 Terence M. Thomas Semiconductor wafer with a resistant film
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
US7208389B1 (en) 2003-03-31 2007-04-24 Novellus Systems, Inc. Method of porogen removal from porous low-k films using UV radiation
US7241704B1 (en) 2003-03-31 2007-07-10 Novellus Systems, Inc. Methods for producing low stress porous low-k dielectric materials using precursors with organic functional groups
US7176144B1 (en) 2003-03-31 2007-02-13 Novellus Systems, Inc. Plasma detemplating and silanol capping of porous dielectric films
US7265061B1 (en) 2003-05-09 2007-09-04 Novellus Systems, Inc. Method and apparatus for UV exposure of low dielectric constant materials for porogen removal and improved mechanical properties
DE20321548U1 (de) * 2003-09-19 2007-11-29 Gallus Druckmaschinen Gmbh Rotationsdruckmaschine
US8053159B2 (en) 2003-11-18 2011-11-08 Honeywell International Inc. Antireflective coatings for via fill and photolithography applications and methods of preparation thereof
US7390537B1 (en) 2003-11-20 2008-06-24 Novellus Systems, Inc. Methods for producing low-k CDO films with low residual stress
US7381662B1 (en) 2004-03-11 2008-06-03 Novellus Systems, Inc. Methods for improving the cracking resistance of low-k dielectric materials
US7341761B1 (en) 2004-03-11 2008-03-11 Novellus Systems, Inc. Methods for producing low-k CDO films
US7094713B1 (en) 2004-03-11 2006-08-22 Novellus Systems, Inc. Methods for improving the cracking resistance of low-k dielectric materials
US7781351B1 (en) 2004-04-07 2010-08-24 Novellus Systems, Inc. Methods for producing low-k carbon doped oxide films with low residual stress
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US7622400B1 (en) 2004-05-18 2009-11-24 Novellus Systems, Inc. Method for improving mechanical properties of low dielectric constant materials
US7326444B1 (en) 2004-09-14 2008-02-05 Novellus Systems, Inc. Methods for improving integration performance of low stress CDO films
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7790633B1 (en) 2004-10-26 2010-09-07 Novellus Systems, Inc. Sequential deposition/anneal film densification method
US7695765B1 (en) 2004-11-12 2010-04-13 Novellus Systems, Inc. Methods for producing low-stress carbon-doped oxide films with improved integration properties
US7166531B1 (en) 2005-01-31 2007-01-23 Novellus Systems, Inc. VLSI fabrication processes for introducing pores into dielectric materials
US7510982B1 (en) 2005-01-31 2009-03-31 Novellus Systems, Inc. Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles
US8282768B1 (en) 2005-04-26 2012-10-09 Novellus Systems, Inc. Purging of porogen from UV cure chamber
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8137465B1 (en) 2005-04-26 2012-03-20 Novellus Systems, Inc. Single-chamber sequential curing of semiconductor wafers
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US7892985B1 (en) 2005-11-15 2011-02-22 Novellus Systems, Inc. Method for porogen removal and mechanical strength enhancement of low-k carbon doped silicon oxide using low thermal budget microwave curing
US8110493B1 (en) 2005-12-23 2012-02-07 Novellus Systems, Inc. Pulsed PECVD method for modulating hydrogen content in hard mask
US7381644B1 (en) 2005-12-23 2008-06-03 Novellus Systems, Inc. Pulsed PECVD method for modulating hydrogen content in hard mask
US7923376B1 (en) 2006-03-30 2011-04-12 Novellus Systems, Inc. Method of reducing defects in PECVD TEOS films
EP2024998A1 (en) * 2006-06-05 2009-02-18 Dow Corning Corporation Electronic package and method of preparing same
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US7851232B2 (en) 2006-10-30 2010-12-14 Novellus Systems, Inc. UV treatment for carbon-containing low-k dielectric repair in semiconductor processing
US7906174B1 (en) 2006-12-07 2011-03-15 Novellus Systems, Inc. PECVD methods for producing ultra low-k dielectric films using UV treatment
US8642246B2 (en) 2007-02-26 2014-02-04 Honeywell International Inc. Compositions, coatings and films for tri-layer patterning applications and methods of preparation thereof
JP5175059B2 (ja) 2007-03-07 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8242028B1 (en) 2007-04-03 2012-08-14 Novellus Systems, Inc. UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
US7622162B1 (en) 2007-06-07 2009-11-24 Novellus Systems, Inc. UV treatment of STI films for increasing tensile stress
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
US8557877B2 (en) 2009-06-10 2013-10-15 Honeywell International Inc. Anti-reflective coatings for optically transparent substrates
US8864898B2 (en) 2011-05-31 2014-10-21 Honeywell International Inc. Coating formulations for optical elements
FI20125986A (fi) * 2012-09-24 2014-03-25 Optitune Oy Menetelmä funktionaalisten kerrosten muodostamiseksi piisubstraateille
JP6803842B2 (ja) 2015-04-13 2020-12-23 ハネウェル・インターナショナル・インコーポレーテッドＨｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｃ． オプトエレクトロニクス用途のためのポリシロキサン製剤及びコーティング
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2582446B1 (fr) * 1985-05-24 1987-07-17 Thomson Csf Dispositif semi-conducteur photosensible et procede de fabrication d'un tel procede
DE3684298D1 (de) * 1986-01-09 1992-04-16 Ibm Verfahren zur herstellung eines kontakts unter verwendung der erweichung zweier glasschichten.
US4753866A (en) * 1986-02-24 1988-06-28 Texas Instruments Incorporated Method for processing an interlevel dielectric suitable for VLSI metallization schemes
US4818335A (en) * 1988-05-13 1989-04-04 The United States Of America As Represented By The Director Of The National Security Agency Tapered wet etching of contacts using a trilayer silox structure

Also Published As

Publication number Publication date
US4885262A (en) 1989-12-05

Similar Documents

Publication Publication Date Title
JPH03200329A (ja) スピンオンガラスをシリレートする方法
JP2589950B2 (ja) 金属バイア形成方法
JP3596790B2 (ja) 集積回路用絶縁体とその製造方法
JP3211950B2 (ja) 半導体装置およびその製造方法
US5607773A (en) Method of forming a multilevel dielectric
US6828258B2 (en) Method of forming an insulating film having SI-C, SI-O and SI-H bonds to cover wiringlines of a semiconductor device
US6218735B1 (en) Process to improve adhesion of cap layers in intergrated circuits
JP2001077196A (ja) 半導体装置の製造方法
JPH07240460A (ja) 半導体装置の製造方法
JP2003188254A5 (ja)
JPH1074755A (ja) マイクロエレクトロニク構造および形成方法
JPH08250490A (ja) 改質水素シルセスキオキサンｓｏｇ塗布
JP3465411B2 (ja) 半導体装置の層間絶縁膜
US5888911A (en) HSQ processing for reduced dielectric constant
JPH10125783A (ja) 半導体装置の製造方法
CN1236978A (zh) 形成平坦内金属介电层的方法
US6043147A (en) Method of prevention of degradation of low dielectric constant gap-fill material
JP4493278B2 (ja) 多孔性樹脂絶縁膜、電子装置及びそれらの製造方法
JP2636715B2 (ja) 半導体装置の製造方法
JPS60132344A (ja) 半導体装置
JP2001035843A (ja) 層間絶縁膜の形成方法
JP2002134610A (ja) 半導体装置の製造方法
JPH0565049B2 (ja)
JPS63293862A (ja) 段差を有する半導体基板の平坦化方法
JP2000223486A (ja) 絶縁膜とその製造方法、および半導体装置とその製造方法