JPH03196641A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
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- JPH03196641A JPH03196641A JP33962489A JP33962489A JPH03196641A JP H03196641 A JPH03196641 A JP H03196641A JP 33962489 A JP33962489 A JP 33962489A JP 33962489 A JP33962489 A JP 33962489A JP H03196641 A JPH03196641 A JP H03196641A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は接合型電界効果トランジスタ(以下、J−FE
Tと記す)の製造方法に関し、特にゲート領域の形成方
法に関する。
Tと記す)の製造方法に関し、特にゲート領域の形成方
法に関する。
従来のJ−FETの製造方法は第3図(a)に示すよう
に、p型シリコン基板1の上にn型エピタキシャル層2
を成長させた後、n型エピタキシャル層2の表面に酸化
シリコン膜4を形成し、酸化シリコン膜4を選択的に除
去して゛n型エピタキシャル層の表面にp型不純物を導
入してp型シリコン基板1に達するp+型拡散領域3を
設けてn型エピタキシャル層2を区画する。
に、p型シリコン基板1の上にn型エピタキシャル層2
を成長させた後、n型エピタキシャル層2の表面に酸化
シリコン膜4を形成し、酸化シリコン膜4を選択的に除
去して゛n型エピタキシャル層の表面にp型不純物を導
入してp型シリコン基板1に達するp+型拡散領域3を
設けてn型エピタキシャル層2を区画する。
次に、第3図(b)に示すように、p+型拡散領域3の
表面に酸化シリコン膜4を設け、n型エピタキシャル層
2の上の酸化シリコン膜4を選択的にエツチングしてゲ
ート領域形成用の溝を形成し、酸化シリコン膜4をマス
クとしてn型エピタキシャル層2の表面にホウ素をイオ
ン注入又は拡散してゲート領域5を形成し、ゲート領域
5の(図面に垂直方向の)両端でp“型拡散領域3と接
続する。
表面に酸化シリコン膜4を設け、n型エピタキシャル層
2の上の酸化シリコン膜4を選択的にエツチングしてゲ
ート領域形成用の溝を形成し、酸化シリコン膜4をマス
クとしてn型エピタキシャル層2の表面にホウ素をイオ
ン注入又は拡散してゲート領域5を形成し、ゲート領域
5の(図面に垂直方向の)両端でp“型拡散領域3と接
続する。
次に、第3図(c)に示すように、ゲート領域5の表面
に熱酸化膜を形成した後、酸化シリコン膜4を選択的に
開孔してn型エピタキシャル層2の表面にn型不純物を
導入してn+型のソース領域7及びドレイン領域8をそ
れぞれ形成する。
に熱酸化膜を形成した後、酸化シリコン膜4を選択的に
開孔してn型エピタキシャル層2の表面にn型不純物を
導入してn+型のソース領域7及びドレイン領域8をそ
れぞれ形成する。
次に、第3図(d)に示すように、ソース領域7及びド
レイン領域8のそれぞれにアルミニウム電極9を形成す
る。
レイン領域8のそれぞれにアルミニウム電極9を形成す
る。
上述した従来のJ−FETの製造方法ではゲート領域上
の酸化膜はゲート領域形成後の熱酸化によってのみ形成
される。しかし、ゲート領域の深さはJ−FETの特性
に大きな影響を与えるためゲート領域形成後に高温で長
時間の熱酸化を行なうことは不可能である。すなわち、
J−FETの特性のコントロールが難しくなったりウェ
ーハ面内での特性ばらつきが大きくなるためである。
の酸化膜はゲート領域形成後の熱酸化によってのみ形成
される。しかし、ゲート領域の深さはJ−FETの特性
に大きな影響を与えるためゲート領域形成後に高温で長
時間の熱酸化を行なうことは不可能である。すなわち、
J−FETの特性のコントロールが難しくなったりウェ
ーハ面内での特性ばらつきが大きくなるためである。
従って、ゲート領域上の酸化膜の厚さtは0.2〜0.
4μmぐらいまでしか厚くできない。
4μmぐらいまでしか厚くできない。
このように上述したJ−FETの製造方法では、ゲート
領域上の酸化膜を厚くできないため、J−FETにサー
ジ電圧がかかった場合、ゲート領域上の酸化膜が比較的
低いサージ電圧でも局部的に破壊を起こすという欠点が
ある。すなわち、静電耐圧が低いという欠点がある。
領域上の酸化膜を厚くできないため、J−FETにサー
ジ電圧がかかった場合、ゲート領域上の酸化膜が比較的
低いサージ電圧でも局部的に破壊を起こすという欠点が
ある。すなわち、静電耐圧が低いという欠点がある。
本発明のJ−FETの製造方法は、−導電型半導体基板
上に設けた逆導電型領域の表面に一導電型の不純物を導
入してゲート領域を形成する接合型電界効果トランジス
タの製造方法において、前記逆導電型領域の表面に設け
た酸化膜を介して一導電型の不純物をイオン注入し前記
ゲート領域を形成する工程を含んで構成される。
上に設けた逆導電型領域の表面に一導電型の不純物を導
入してゲート領域を形成する接合型電界効果トランジス
タの製造方法において、前記逆導電型領域の表面に設け
た酸化膜を介して一導電型の不純物をイオン注入し前記
ゲート領域を形成する工程を含んで構成される。
次に、本発明について、図面を参照して説明する。
第1図(a)〜(d)は本発明の第1の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第1図(a)に示すように、p型シリコン基板1
の上にn型エピタキシャル層2を成長させて設け、n型
エピタキシャル層2の表面に熱酸化法により酸化シリコ
ン膜4を設け、酸化シリコン膜4の上に選択的に設けた
フォトレジスト膜をマスクとして酸化シリコン膜4を開
孔し、n型エピタキシャル層4の表面にp型不純物を導
入してp型シリコン基板1に達するp+型拡散領域3を
形成し、n型エピタキシャル層2を島状に区画し、フォ
トレジスト膜を除去する。
の上にn型エピタキシャル層2を成長させて設け、n型
エピタキシャル層2の表面に熱酸化法により酸化シリコ
ン膜4を設け、酸化シリコン膜4の上に選択的に設けた
フォトレジスト膜をマスクとして酸化シリコン膜4を開
孔し、n型エピタキシャル層4の表面にp型不純物を導
入してp型シリコン基板1に達するp+型拡散領域3を
形成し、n型エピタキシャル層2を島状に区画し、フォ
トレジスト膜を除去する。
次に、第1図(b)に示すように、熱酸化によりp+型
拡散領域3の表面を酸化シリコン膜4で被覆する0次に
、厚さ1〜2μmのフォトレジスト膜6を塗布して、フ
ォトリソグラフィー技術によりゲート領域形成領域上の
フォトレジストwj46を除去して溝型の開孔部を設け
、フォトレジスト膜6をマスクとして酸化シリコン膜4
の表面をエツチングして0.3〜0.4μmの厚さの酸
化シリコン膜を残す0次に、フォトレジスト膜6をマス
クとして加速エネルギー300keVでホウ素イオン1
0をイオン注入し、(図面に垂直な方向の)渭の両端で
p+型拡散領域3と接続するp+型のゲート領域5を形
成する。
拡散領域3の表面を酸化シリコン膜4で被覆する0次に
、厚さ1〜2μmのフォトレジスト膜6を塗布して、フ
ォトリソグラフィー技術によりゲート領域形成領域上の
フォトレジストwj46を除去して溝型の開孔部を設け
、フォトレジスト膜6をマスクとして酸化シリコン膜4
の表面をエツチングして0.3〜0.4μmの厚さの酸
化シリコン膜を残す0次に、フォトレジスト膜6をマス
クとして加速エネルギー300keVでホウ素イオン1
0をイオン注入し、(図面に垂直な方向の)渭の両端で
p+型拡散領域3と接続するp+型のゲート領域5を形
成する。
次に、第1図(C)に示すように、フォトレジスト膜6
を除去した後、ゲート領域5の深さのコントロールを行
ない、比較的低温で短時間の熱酸化によりゲート領域5
上の酸化シリコン膜4を厚くする。次に、酸化シリコン
膜4を選択的に開孔してn型不純物を導入し、n+型の
ソース領域7及びドレイン領域8をそれぞれ形成する。
を除去した後、ゲート領域5の深さのコントロールを行
ない、比較的低温で短時間の熱酸化によりゲート領域5
上の酸化シリコン膜4を厚くする。次に、酸化シリコン
膜4を選択的に開孔してn型不純物を導入し、n+型の
ソース領域7及びドレイン領域8をそれぞれ形成する。
次に、第1図(d)に示すように、ソース領域7及びド
レイン領域8のそれぞれと接続するアルミニウム電極9
を選択的に形成してJ−FETを構成する。
レイン領域8のそれぞれと接続するアルミニウム電極9
を選択的に形成してJ−FETを構成する。
第2図(a)〜(c)は、本発明の第2の実施例を説明
するための工程順に示した半導体チ・/プの断面図であ
る。
するための工程順に示した半導体チ・/プの断面図であ
る。
第2図(a)に示すように、p型シリコン基板1の上に
n型エピタキシャル層2を形成し、n型エピタキシャル
層2の表面を熱酸化して酸化シリコン膜4を設ける。次
に、酸化シリコン膜4を選択的に除去してn型エピタキ
シャル層4の表面にp型不純物を導入してp型シリコン
基板1に達するp+型拡散領域3を形成し、n型エビタ
キシャル層2を島状に区画する。
n型エピタキシャル層2を形成し、n型エピタキシャル
層2の表面を熱酸化して酸化シリコン膜4を設ける。次
に、酸化シリコン膜4を選択的に除去してn型エピタキ
シャル層4の表面にp型不純物を導入してp型シリコン
基板1に達するp+型拡散領域3を形成し、n型エビタ
キシャル層2を島状に区画する。
次に、第2図(b)に示すように、n型エピタキシャル
層2の上の酸化シリコン膜4を選択的にエツチングして
溝状の開孔部を設ける。
層2の上の酸化シリコン膜4を選択的にエツチングして
溝状の開孔部を設ける。
次に、第2図(c)に示すように、熱酸化法で開孔部を
含む表面に厚さ0.3〜0.4μmの酸化シリコン膜を
形成した後、厚さ1〜2μmのフォトレジスト膜6を塗
布してリソグラフィ技術によりゲート領域形成領域上の
フォトレジスト膜6を開孔し、フォトレジスト膜6をマ
スクとして、厚さ0.3〜0.4μmの酸化シリコン膜
を突き抜けることができる300keVの加速エネルギ
ーでホウ素イオン10をイオン注入してゲート領域5を
形成する。
含む表面に厚さ0.3〜0.4μmの酸化シリコン膜を
形成した後、厚さ1〜2μmのフォトレジスト膜6を塗
布してリソグラフィ技術によりゲート領域形成領域上の
フォトレジスト膜6を開孔し、フォトレジスト膜6をマ
スクとして、厚さ0.3〜0.4μmの酸化シリコン膜
を突き抜けることができる300keVの加速エネルギ
ーでホウ素イオン10をイオン注入してゲート領域5を
形成する。
以後、第1の実施例と同様の工程によりJ−FETを構
成する。
成する。
この実施例では、ゲート領域形成領域上の酸化シリコン
膜を選択的に開孔してからゲート領域形成領域上に熱酸
化で0.3〜0.4μmの厚さの酸化シリコン膜を形成
するための、第一の実施例より、ゲート領域形成のため
のイオン注入量に影響を及ぼすゲート領域形成領域5の
酸化シリコン膜の厚さのばらつきを小さくできるという
利点がある。
膜を選択的に開孔してからゲート領域形成領域上に熱酸
化で0.3〜0.4μmの厚さの酸化シリコン膜を形成
するための、第一の実施例より、ゲート領域形成のため
のイオン注入量に影響を及ぼすゲート領域形成領域5の
酸化シリコン膜の厚さのばらつきを小さくできるという
利点がある。
以上説明したように本発明のJ−FETの製造方法はゲ
ート領域を形成する不純物のイオン注入をゲート領域形
成領域上に設けた厚さ0.3〜0.4μmの酸化膜を介
してイオン注入することにより、ゲート領域形成後の特
性のコントロールや特性のばらつきに影響を及ぼさない
程度の比較的低温で短時間の熱酸化処理でも、ゲート領
域上の酸化膜厚を最終的には0.6〜0.8μmぐらい
まで厚くすることができるため、比較的高いサージ電圧
がかかってもゲート領域上の酸化膜が破壊しにくくなる
。すなわち、静電耐圧を向上させることができるという
効果を有する。
ート領域を形成する不純物のイオン注入をゲート領域形
成領域上に設けた厚さ0.3〜0.4μmの酸化膜を介
してイオン注入することにより、ゲート領域形成後の特
性のコントロールや特性のばらつきに影響を及ぼさない
程度の比較的低温で短時間の熱酸化処理でも、ゲート領
域上の酸化膜厚を最終的には0.6〜0.8μmぐらい
まで厚くすることができるため、比較的高いサージ電圧
がかかってもゲート領域上の酸化膜が破壊しにくくなる
。すなわち、静電耐圧を向上させることができるという
効果を有する。
第1図(a)〜(d)は本発明の第1の実施例を説明す
るための工程順に示した半導体チップの断面図、第2図
(a)〜(C)は本発明の第2の実施例を説明するため
の工程順に示した半導体チップの断面図、第3図(a)
〜(d)は従来のJ−FETの製造方法を説明するため
の工程順に示した半導体チップの断面図である。 1・・・p型シリコン基板、2・・・n型エピタキシャ
ル層、3・・・p+型拡散領域、4・・・酸化シリコン
膜、5・・・ゲート領域、6・・・フォトレジスト膜、
7・・・ソース領域、8・・・ドレイン領域、9・・・
アルミニウム電極、10・・・ホウ素イオン。 見 1 図
るための工程順に示した半導体チップの断面図、第2図
(a)〜(C)は本発明の第2の実施例を説明するため
の工程順に示した半導体チップの断面図、第3図(a)
〜(d)は従来のJ−FETの製造方法を説明するため
の工程順に示した半導体チップの断面図である。 1・・・p型シリコン基板、2・・・n型エピタキシャ
ル層、3・・・p+型拡散領域、4・・・酸化シリコン
膜、5・・・ゲート領域、6・・・フォトレジスト膜、
7・・・ソース領域、8・・・ドレイン領域、9・・・
アルミニウム電極、10・・・ホウ素イオン。 見 1 図
Claims (1)
- 一導電型半導体基板上に設けた逆導電型領域の表面に一
導電型の不純物を導入してゲート領域を形成する接合型
電界効果トランジスタの製造方法において、前記逆導電
型領域の表面に設けた酸化膜を介して一導電型の不純物
をイオン注入し前記ゲート領域を形成する工程を含むこ
とを特徴とする接合型電界効果トランジスタの製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33962489A JPH03196641A (ja) | 1989-12-26 | 1989-12-26 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33962489A JPH03196641A (ja) | 1989-12-26 | 1989-12-26 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03196641A true JPH03196641A (ja) | 1991-08-28 |
Family
ID=18329260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33962489A Pending JPH03196641A (ja) | 1989-12-26 | 1989-12-26 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03196641A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0613410A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 接合電界効果トランジスタ及びその製造方法 |
-
1989
- 1989-12-26 JP JP33962489A patent/JPH03196641A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0613410A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 接合電界効果トランジスタ及びその製造方法 |
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