JPH03196249A

JPH03196249A - 多重プロセッサシステム

Info

Publication number: JPH03196249A
Application number: JP1335941A
Authority: JP
Inventors: Masabumi Shibata; 正文柴田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-12-25
Filing date: 1989-12-25
Publication date: 1991-08-27
Anticipated expiration: 2009-08-22
Also published as: US5442755A; JPH0664567B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、多重プロセッサシステムに係り、特に、その
ロック動作を高速実行する多重プロセッサ↓二関するも
のである。

［従来の技術］多重プロセッサシステムにおいて、主記憶（ＭＳと表す
）上でデータを共有するためには、ある一定期開催のプ
ロセッサからのデータアクセスを禁止して、データを読
書きするロック機構が必要であるヵこのようなロック機
構については、例えば特開昭６３−２５９７５８号公報
に記載されている技術が知られている。

以下、この従来の技術について説明する。

各プロセッサ（ＩＰと表す）は、ストアスルー制御によ
るバッファ記憶（ＢＳと表す）と該ＢＳのディレクトリ
を保持するバッファアドレスアレイ（ＢＡＡと表す）を
備え、また、各記憶制御装置（ＳＣと表す）は、上記Ｂ
ＡＡの一部の写しを保持するフロントアドレスアレイ（
ＦＡＡと表す）を備える。

また、ＢＡＡの各エントリーには、予約ビット（Ｒ３Ｖ
ビットと表す）とロックピット（以下。

Ｌビットと表す）が、ＦＡＡには上記ＢＡＡのＲ８Ｖビ
ットの写しを有する。

そして、ロック要求を発行するＩＰは、ロック要求アド
レスに対応するＢＡＡのエントリーを参照し、Ｒ５Ｖビ
ットが１′ならば、直ちにＬビットを１′にしてロック
状態に入る。

Ｒ５Ｖビットが１′でないときは、ＳＣにロックアドレ
スを送出し、すべてのＦＡＡの対応するエントリーのＬ
ビットを参照し、もしＲ９Ｖビットが１′　のＦＡＡエ
ントリーがあれば、該ＦＡＡに対応するＩＰにキャンセ
ル要求を発行する。キャンセルが完了した後、又は、Ｒ
８Ｖビットが１′のＦＡＡが存在しない時は、ロック要
求元ＩＰの対応するＦＡＡエントリのＲ８Ｖビットを１
′にした後、ロック要求元ＩＰにロックの受付けを通知
し、要求元ＩＰは該ＢＡＡのＲ３Ｖビット、Ｌビットを
１′にしクロック状態に入る。

ロック状態の解除は、ＢＡＡのＬビットを０′に設定す
ることで行なわれる。

あるＩＰがロック状態の時、他のＩＰがロックアドレス
をアクセスしようとすると、当該ＩＰのＢＡＡエントリ
ーのＲ８Ｖビットは必ずＩ　Ｏ＋であるため、ＳＣにリ
クエストを要求する。ＳＣでは、ロックＩＰのＦＡＡの
該当エントリーのＲ８Ｖビットが１１′のため、ロック
ＩＰにキャンセルが発行される。ロックＩＰは、ロック
が解除されるまで、このキャンセルに対する応答を返さ
ないため、ロックＩＰ以外のＩＰによるロックアドレス
のアクセスは、ロック解除まで延期される。

以上、説明した動作により、従来の技術はロック機構を
実現していた。

［発明が解決しようとする課題］前記従来技術は、主記憶の写しの一部をＢＳに登録する
際、ＩＰ間で排他的に登録し、あるＩＰがあるＢＳのブ
ロックをロックしてアクセス中には、当該ブロックの他
ＩＰからのアクセスを排除し、当該ブロックの他ＩＰへ
の解放をロック解除時まで延期することを特徴としてい
る。

したがって、ＩＰは、あるブロックをＢＳに登録する際
、リクエストとリクエストアドレスをＣ８に送出し、こ
れに対して、ＳＣは当該ブロックの登録許可としてアク
セプトをＩＰに返信する。

このため、ＳＣと各ＩＰ間にはＩＰ毎にリクエスト、リ
クエストアドレス、アクセプトの各信号線が必要となる
。

多重プロセッサシステムにおいて、ＩＰの台数が増加す
るとこの信号線は、台数に比例して増大するにもかかわ
らず、ＬＳＩのピン数等による実装上の問題により、信
号数には制限があり、実現が困難となる。

このため、リクエスト、アクセプト等の制御信号はＩＰ
毎に独立に設け、信号数の多いアドレス線はパスにして
全ＩＰで共通化することが行なわれでいる。

しかし、リクエストアドレスをパス化すると、複数のＩ
Ｐで同時にリクエストアドレスを送出することか不可能
になるため、バス権を調停する手段が必要になる。

バス権の調停は、ＩＰがＳＣヘリクエスト要求した際、
ＳＣが要求元ＩＰにバス権を与えるパスアクセプト信号
が必要であり、また、パスアクセプトに呼応してＩＰか
らＳＣにリクエストアドレスを送出した際にリクエスト
アドレスがリクエスト要求ＩＰ以外のＩＰがロック中の
ため直ちにアクセプトを返答できない場合に、リクエス
ト要求ＩＰは直ちにバス権を開放し他のＩＰのリクエス
ト要求をＳＣが受は付は可能とする機能と、この場合に
ＳＣがリクエストアドレスを保持しつつ他のＩＰからの
リクエストを受付ける機能が必要となる。

パスアクセプト信号の追加は、制御論理を多少複雑にし
、ＩＰからのリクエスト要求時間を増大させる欠点があ
るが、これはバス化には必須の次点であり許容範囲内で
ある。

しかしアクセプトを直ちに返答できない場合、バスを直
ちに開放して他ＩＰからの別のリクエストを受付ける機
能は、ＳＣの制御論理の複雑さを相当増大させてしまう
問題がある。

そこで１本発明は、主記憶の特定のアドレスを１つのＩ
Ｐのみでロック動作を高速にかつＳＣの制御論理の増大
無しに実現できる多重プロセッサシステムを提供するこ
とを目的とする。

［課題を解決するための手段］前記目的達成のために、本発明は、複数のプロセッサと
、複数のプロセッサが共有する１または複数の主記憶と
、主記憶毎に備えられたプロセッサより主記憶へのリク
エストを制御する記憶制御装置と、を有する多重プロセ
ッサシステムにおいて、各プロセッサは、他のプロセッサが主記憶のロック設定
を発行した場合に、核的のプロセッサが主記憶のロック
解除を発行するまで、核的のプロセッサが送出したリク
エストアドレスを取り込み、取り込んだリクエストアド
レスが規定する主記憶のロック領域に、自プロセッサが
発行する記憶制御装置へのリクエストアドレスが属する
場合にはリクエストの発行を抑圧することを特徴とする
主記憶のロック制御方法を提供する。

また１本発明は前記目的達成のために、１または複数の
主記憶と、１以上の主記憶を共有する複数のプロセッサ
と、プロセッサより主記憶制御装置へのリクエストを制
御する。主記憶装置に接続された主記憶毎の記憶制御装
置と、各記憶制御装置と複数のプロセッサとを接続する
バスとを有する多重プロセッサシステムであって、各プ
ロセッサは、アドレスレジスタと、１以上のロックアド
レスレジスタと、他のプロセッサがロック設定を発行し
た場合に、他のプロセッサが前記バスに送出したリクエ
ストアドレスをロックアドレスレジスタに格納する手段
と、命令を実行し、記憶制御装置へのリクエストの発行
を要求し、記憶制御装置へのリクエストアドレスをアド
レスレジスタに格納する命令実行ユニットと、アドレス
レジスタとロックアドレスレジスタの内容を比較する比
較器と、比較器における比較の結果、ロックアドレスレ
ジスタの内容値が規定する領域にアドレスレジスタの内
容値が属する場合には記憶制御装置へのリクエストの発
行を延期する機能を備えた。命令実行ユニットよりの発
行要求に応じて記憶制御装置へのリクエストの発行を制
御するリクエスト制御手段と、他のプロセッサが主記憶
のロック解除を発行した場合に、リクエスト制御手段に
おける、ロック解除に対応するリクエストアドレスを格
納しているロックアドレスレジスタとアドレスレジスタ
との比較によるリクエスト発行の延期を解除する手段と
、を有することを特徴とする第１の多重プロセッサシス
テムを提供する。

また、前記目的達成のために、本発明は、複数の主記憶
と、該複数の主記憶を共有する複数のプロセッサと、プ
ロセッサより主記憶へのリクエストを制御する、主記憶
装置に接続された主記憶毎の記憶制御装置と、各記憶制
御装置と前記複数のプロセッサとを接続する各記憶制御
装置毎に備えられたバスとを有する多重プロセッサシス
テムであって、各プロセッサは、アドレスレジスタと、前記各バス毎に
対応して設けられた複数のロックアドレスレジスタと、
他のプロセッサがいずれかの主記憶のロック設定を発行
した場合に、他プロセッサがロック設定を発行した主記
憶に対応する記憶制御装置に接続されたバスに送出した
リクエストアドレスを該バスに対応するロックアドレス
レジスタに格納する手段と、命令を実行し、記憶制御装
置へのリクエストの発行を要求し、記憶制御装置へのリ
クエストアドレスをアドレスレジスタに格納する命令実
行ユニットと、アドレスレジスタと各ロックアドレスレ
ジスタの内容を比較する比較器と、比較器における比較
の結果、ロックアドレスレジスタの内容値が規定する領
域にアドレスレジスタの内容値が属する場合には記憶制
御装置へのリクエストの発行を延期する機能を備えた、
命令実行ユニットよりの発行要求に応じて各記憶制御装
置へのリクエストの発行を制御するリクエスト制御手段
と、他のプロセッサが主記憶のロック解除を発行した場
合に、リクエスト制御手段におケル、ロック解除に対応
するリクエストアドレスを格納しているロックアドレス
レジスタとアドレスレジスタとの比較によるリクエスト
発行の延期を解除する手段と、を有することを特徴とす
る第２の多重プロセッサシステムを提供する。

なお、前記第１または第２の多重プロセッサシステムに
おいては、各プロセッサと各記憶制御装置間にロック状
態通知線を備え、かつ、各記憶制御装置は、１のプロセ
ッサよりロック設定またはロック解除を受けた場合に、
他のプロセッサに前記ロック状態通知線を介してその旨
を通知するようにしても良い。

または、前記第１または第２の多重プロセッサシステム
において、各記憶制御装置と前記複数のプロセッサとを
接続するロック状態通知バスを各記憶制御装置毎に備え
、各プロセッサは、いずれかの主記憶のロックを設定す
る場合には、ロックを設定する主記憶に対応する記憶制
御装置に接続されたロック状態通知バスを介してロック
設定を、いずれかの主記憶のロックを解除する場合には
、ロックを解除する主記憶に対応する記憶制御装置に接
続されたロック状態通知バスを介してロック解除を、他
のプロセッサに通知するようにしても良い。

［作　用］本発明に係る、多重プロセッサシステムにおける主記憶
のロック制御方法によれば、各プロセッサは、他のプロ
セッサが主記憶のロック設定を発行した場合に、核化の
プロセッサが主記憶のロック解除を発行するまで、核化
のプロセッサが送出したリクエストアドレスを取り込み
、取り込んだリクエストアドレスが規定する主記憶のロ
ック領域に、自プロセッサが発行する記憶制御装置への
リクエストアドレスが属する場合にはリクエストの発行
を抑圧することにより主記憶のロック機能を実現する。

また、本発明に係る第１の多重プロセッサシステムによ
れば、他のプロセッサがロック設定を発行した場合に、
他のプロセッサが前記バスに送出したリクエストアドレ
スをロックアドレスレジスタに格納する。そして、アド
レスレジスタとロックアドレスレジスタの内容を比較器
において比較し、比較器における比較の結果、ロックア
ドレスレジスタの内容値が規定する領域に、アドレスレ
ジスタの内容値が属する場合には、命令実行ユニットよ
り発行要求があった場合でもリクエスト制御手段は記憶
制御装置へのリクエストの発行を延期する。そして、他
のプロセッサが主記憶のロック解除を発行した場合に、
リクエスト制御手段における。ロック解除に対応するリ
クエストアドレスを格納しているロックアドレスレジス
タとアドレスレジスタとの比較によるリクエスト発行の
延期を解除する。結果、主記憶のロック解除が発行され
るまで記憶制御装置記憶制御装置ヘリクエストは延期さ
れる。

また、本発明に係る第２の多重プロセッサシステムによ
れば、他のプロセッサがいずれかの主記憶のロック設定
を発行した場合に、他プロセッサがロック設定を発行し
た主記憶に対応する記憶制御装置に接続されたバスに送
出したリクエストアドレスを該バスに対応するロックア
ドレスレジスタに格納する。そして、アドレスレジスタ
と各ロックアドレスレジスタの内容を比較器において比
較し、結果が所定の値の場合には、リクエスト制御手段
は命令実行ユニットより発行要求があった場合でも記憶
制御装置へのリクエストの発行を延期する。他のプロセ
ッサが主記憶のロック解除を発行した場合に、リクエス
ト制御手段における、ロック解除に対応するリクエスト
アドレスを格納しているロックアドレスレジスタとアド
レスレジスタとの比較によるリクエスト発行の延期を解
除する。結果、主記憶のロック解除が発行されるまで記
憶制御装置記憶制御装置へのリクエストは延期される。

なお、前記第１または第２の多重プロセッサシステムに
ロック状態通知線を備えた場合は、各記憶制御装置は、
１のプロセッサよりロック設定またはロック解除を受け
た場合に、他のプロセッサに前記ロック状態通知線を介
してその旨を通知する。これにより、各ＩＰは主記憶の
ロック設定および解除を知ることができる。

また、前記第１または第２の多重プロセッサシステムに
ロック状態通知バスを各記憶制御装置毎に備えた場合は
、各プロセッサは、いずれかの主記憶のロックを設定す
る場合には、ロックを設定する主記憶に対応する記憶制
御装置に接続されたロック状態通知バスを介してロック
設定を、いずれかの主記憶のロックを解除する場合には
、ロックを解除する主記憶に対応する記憶制御装置に接
続されたロック状態通知バスを介してロック解除を、他
のプロセッサに通知する。これによっても、各ＩＰは主
記憶のロック設定および解除を知ることができる。

以上のように、ロック中の他ＩＰからのロックアドレス
への排他制御を、リクエスト元ＩＰで行なうことが可能
となるため、ロック待ちによるＳＣでのリクエスト待ち
は存在しなくなり、ＳＣの制御論理の増大が解消され、
さらにＳＣでのロック機能そのものも不要となるため、
高速で安価にロック機能を実現することができる。

（以下余白）［実施例］以下１本発明に係る多重プロセッサシステムの第１の実
施例について説明する。

第１図に、木用１の実施例に係る多重プロセッサシステ
ムの構成を示す。

図中、プロセッサ（ＩＰ）１．２は、バス５を介して記
憶制御装置（ＳＣ）３に接続されており。

ＳＣ３は主記憶装置（ＭＳ）４に接続されている。

ＩＰｌ、２は、内部に命令実行ユニット１１゜２１を持
ち、ここで主記憶へのリクエストが発生すると、リクエ
ストアドレスはアドレスレジスタ１２．２２に送出され
、リクエスト要求がリクエスト制御ユニット１５．２５
に送出される。リクエスト制御ユニット１５．２５はＳ
Ｃ３内のアービトレーション３２と、リクエスト信号ｌ
ｌｌＡ１１１゜１２１、バスアクセプト信号線１１２，
１２２゜アクセプト信号線１１３，１２３、ロック信号
線１１４．１２４で結合されており、リクエスト信号線
１１１．１２１を用いて、ＳＣにリクエストが要求され
る。

また、各ＩＰは、ロックアドレスレジスタ１３．２３と
、比較器１４．２４を備えており、ロックアドレスレジ
スタ１３．２３にはロックアドレスを保持し、比較器１
４．２４はロックアドレスレジスタとアドレスレジスタ
の内容を規格し、結果をリクエスト制御ユニット１５．
２５に通知する。

アービトレーションユニット３２はバスの使用許可をバ
スアクセプト信号１１２，１２２を用いてリクエスト制
御ユニット１５．２５に返答する。

バスの使用許可がおりると、リクエストアドレスは、ア
ドレスレジスタ１２．２２よりアンプ１６゜２６を通じ
てバス５に送出され、ＳＣ３内のアドレスレジスタ３１
に設定される。

主記憶アクセスは、アドレスレジスタ３１とアービトレ
ーションユニット３２からの信号により。

主記憶アクセスユニット３３がＭＳ４をアクセスするが
、主記憶アクセスそのものは、本発明では問題としてい
ないので説明を省略する。

主記憶アクセスが完了すると、アービトレーションユニ
ット３２は、アクセプト信号線１１３、１２３を用いて
、アクセプトをリクエスト制御ユニット１５．２５に送
出し、これにて、命令実行ユニット１１．２１からの主
記憶へのリクエスト動作が完了する。

次に、リクエストが競合した場合の動作について説明す
る。

第２図に、本システムのバス３の状態を示す。

図示するように、ＩＰＩとＩＰ２のリクエスト要求が同
時に発生した場合、本実施例では、あらかじめ割り当て
たＩＤ番号の若いＩＰを優先して受は付ける。バスアク
セプトが返らないＩＰは、その間はリクエスト信号を送
出したままとなる６なお、リクエスト信号線１１１．１
．２１は、それぞれ、＊数の信号線で構成されており、
複数種のリクエストを発行できる。

第３図に、リクエスト種別の一覧を示す。

図示するように、本実施例においては、リクエストとし
て２種類のフェッチ、２種類のストア、フェッチおよび
ロック設定、ストアおよびロック解除の、計６種類のリ
クエスト信号を備える。

水弟１の実施例に係る多重プロセッサシステムのロック
設定時の動作について説明する。

第４図にロック設定時の動作を示す。

図示するように、ロックの設定は、例えばＩＰＩがロッ
クを設定する際、ＩＰＩは通常のリクエストとと同様に
ロックアドレスをアドレスレジスタ１２に設定して、リ
クエスト制御ユニット１５より′フェッチおよびロック
設定コマンド′をリクエスト信号線１１１に送出する。

ＳＣ３は、通常のフェッチリクエストと同様の動作の他
に、アービトレーションユニット３２より、ＩＰＩヘパ
スアクセプト信号１１２の送出と同時に、ロック信号線
１２４を用いて、ＩＰ２にロックの設定を通知する。

ＩＰＩは、バスアクセプト信号１１２を受信すると、ア
ドレスレジスタ１２に設定しであるロックアドレスをア
ンプ１６を介してバス５に送出する。

ＩＰ２は、ロック設定通信を受けると、ＩＰＩがバス５
に送出中のロックアドレスをアンプ２７を介してロック
アドレスレジスタ２７に取込む。

以上でＩＰＩのロック設定が完了する。

次に、ＩＰＩがロック期間中に、ＩＰ２の命令実行ユニ
ット２１にリクエストが発生した場合について記述する
。

要求リクエストがロック設定リクエストの場合、ノクエ
スト制御ユニット２５はロック信号線１２４がリセット
されるまでリクエスト信号線１２１へのリクエスト送出
を延期する。

また、この状態でＩＰ２のロック解除リクエストは論理
的に発生しない。

要求リクエストが、フェッチやストアの通常のメモリリ
クエストの場合、命令実行ユニット２１からリクエスト
アドレスがアドレスレジスタ２２に送出される。

アドレスレジスタ２２とロックアドレスレジスタ２３の
アドレスは、比較器２４で比較され、−致した場合は一
致信号がリクエスト制御ユニット２５に送られ、リクエ
スト制御ユニット２５は、リクエスト信号４１１２１へ
のリクエスト送出を延期する。比較器２４での比較結果
が一致しない場合は、リクエスト信号線１２１から通常
と同様にリクエストが発せられる。

なお、前記した比較器２４における比較は、ロックの単
位となる記憶空間の領域の大きさに合わせて、以下のよ
うに行う。たとえば、ロックのｍ位となる記憶空間大き
さが２５６である場合には。

両アドレスの下位８ビツトを無視し、残りのアドレスの
みを比較する。記憶空間大きさが５１２の場合は下位９
ビツトを無視する。したがって、ロックアドレスのうち
比較に必要なビットのみをロックアドレスレジスタに格
納するようにしても良い。以下に述べる、第２．第３の
実施例においても比較は同様に行うものとする。

なお、この記憶空間の領域の大きさは、マニュアルスイ
ッチや、ソフトウェアにより可変であることが望ましい
。

以上、これにより−ＩＰがリクエストしたアドレスの属
する単位空間を一度にロックすることが可能となる。

次にロック設定の解除時の動作について説明する。

ＩＰｌ＆、−おいて、命令実行ユニット１１でのロック
要求が終了すると、ＩＰＩのリクエスト制御ユニット１
５は、リクエスト信号線１１１に１ストアおよびロック
解除コマンド１を発行する。

アービトレーションユニット３２はロック解除コマンド
を受付けると、ロック信号線１２４をリセットする。

この時、もしＩＰ２において、ＩＰｌのロック期間中の
ため延期されているリクエストが存在する場合には、Ｉ
Ｐ２のリクエスト制御ユニット２５は延期されていたリ
クエストをＳＣ３に送出する。これにより、ＩＰ２によ
るロック設定の動作が開始する。

以上の動作により、ＩＰＩがある特定のアドレスをロッ
ク中、ＩＰ２は、このアドレスに対するアクセスが禁止
されるため、ロック動作が実現されたこととなる。

なお、ＩＰ２がロック設定を行なう場合も、上記ＩＰＩ
の場合と同様に行なわれる。また１本実施例では説明を
簡略化するためにＩＰを２台として説明したが、３台以
上の場合も同様に実現できる。

以下、この例を本発明に係る多重プロセッサシステムの
第２の実施例として説明する。

第５図に水弟２の実施例に係る多重プロセッサシステム
の構成を示す。

本例は、−例として、ＩＰが３台の例を示したものであ
り１図中１，２．５がＩＰを示す。

各ＩＰは、各々１つの命令実行ユニット１１．２１．５
１．１つのアドレスユニット１２．２２．５２．２つの
ロックアドレスレジスタ１３ａおよび１３ｂ、２３ａお
よび２３ｂ、５３ａおよび５３ｂ、２つの比較器１４ａ
および１４ｂ、２４ａおよび２４ｂ、５４ａおよび５４
ｂ、１つのリクエスト制御ユニット１５．２５．５５を
備えている。

各リクエスト制御ユニット１５．２５．５５は、各々、
ＳＣａ内のアービトレーション３２と、リクエスト信号
線１１．１．１２１，５２１、パスアクセプト信号線１
１２，１２２，５２２、アクセプト信号線１１３．１２
３．５２３、ロック信号線１１４．１２４，５２４で結
合されている。

以下、その動作について、説明する。

まず、ＩＰＩがＳＣ３にロックを設定した際、他のＩＰ
２．３には、アービトレーション３２よりそれぞれロッ
ク信号線１２４，５２４を介してロック設定が通知され
る。ＩＰ２．３は、第１の実施例と同様に、それぞれの
アドレスレジスタ２３ａ、５３ａにロックアドレスをバ
ス５より取り込む。

なお、本例は、ロックアドレスを複数用いる例をも示し
ており、１回のロックアドレスの取り込みで、複数備え
たロックアドレスレジスタのいずれかにロックアドレス
を格納する。

その後、ＩＰ２．３においては、命令実行ユニット２１
．５１からのＳＣ３へのリクエスト発行の際、アドレス
レジスタと自ＩＰの各ロックアドレスレジスタの内容が
比較され、一致した場合は。

そのリクエストの発行は延期される。

次に、たとえば、ＩＰＩが送出したロックアドレスを他
ＩＰが保持している場合に、ＩＰ５から自身が保持して
いるロックアドレスと異なるアドレスにロック要求が発
行されると、他ＩＰは空いているロックアドレスにこの
ロックアドレスを取り込む、なお、自身が保持している
ロックアドレスと同じアドレスへのロック要求の発行は
延期される。また、システム全体で各ＩＰが有するロッ
クドレスレジスタ数以上のロッックの同時設定は禁止さ
れる。

この時、ＩＰ２においては、２つのロックアドレスレジ
スタに２つのロックアドレスが保持されている。したが
って、ＩＰ２においては、ロックアドレスレジスタ２３
ａ、２３ｂの内容と一致するアドレスへのリクエストの
発行は延期される。

この場合、ロックの解除は、ＩＰＩまたはＩＰ５のロッ
ク解除要求発行に応じて、対応するロックレジスタの初
期化、または１次のロックレジスタの設定まで対応する
ロックレジスタとアドレスレジスタの比較の中止をすれ
ば良い。

なお、ＩＰが３台以上存在するシステムであって、ロッ
クアドレスレジスタが１つのみのシステムも考えられる
が、この場合は、前記第１の実施例と同様に、あるＩＰ
がロック設定中は、他のＩＰはリクエストおよびロック
要求の発行を延期するようにする。

以上、ＩＰが３台以上のシステムと、ロックアドレスを
複数設定可能システムについて説明した。

以下、本発明に係る多重プロセッサシステムの第３の実
施例について説明する。

第６図に、本第３の実施例に係る多重プロセッサシステ
ムの構成を示す。

図示するように、本実施例においては、ＴＰＩ、２は、
双方共バス５を介してＳＣ３に、バス８を介してＳＣ６
に接続されており、ＳＣ３はＭＳ４に、ＳＣ６はＭＳ７
にそれぞれ接続されている。

各ＩＰＩ、２は内部に命令実行ユニット１１．２１を持
ち、ここで主記憶へのリクエストが発生すると、リクエ
ストアドレスはアドレスレジスタ１２．２２に送出され
、リクエスト要求がリクエスト制御ユニット１５．２５
に送出される。リクエスト制御ユニット１５．２５はＳ
Ｃ３、ＳＣ６内のアービトレーション３２．６２と、そ
れぞれリクエスト信号ｍ１１１および１３１，１２１お
よび１４１．バスアクセプト信号線１１２および１３２
．１２２および１４２、アクセプト信号線１１３および
１３３．１２３および１４３で結合されており、リクエ
スト信号線１１１．１２１によりＳＣ３に、１２１．１
４１によりＳＣ６にリクエストが要求される。

また、アービトレーションユニット６２はバスの使用許
可をパスアクセプト信号］３２．１４２を用いてリクエ
スト制御ユニット１５．２５に返答する。

バスの使用許可がおりると、リクエストアドレスは、ア
ドレスレジスタ１２．２２よりアンプ１６．２６を通じ
てバス５に送出され、ＳＣａ内のアドレスレジスタ３１
に設定される。また、リクエストアドレスは、アドレス
レジスタ１２゜２２よりアンプ４１．７１を通じてバス
８に送出され、ＳＣＧ内のアドレスレジスタ６１に設定
される。

また、各ＩＰは、各ＳＣ３，６に対応して、ロックアド
レスレジスタ１３および１８，２３および２８と、比較
器１４および１９．２４および２９を備えており、ロッ
クアドレスレジスタ１３．２３にはＳＣ３のロックアド
レスを、ロックアドレスレジスタ］−８，２８にはＳ０
６のロックアドレスを保持し、比較器は、各々ロックア
ドレスレジスタとアドレスレジスタの内容を比較し、結
果をリクエスト制御ユニット１５．２５に通知する。

また、各ＩＰはロック信号線１５１，１５２で結合され
ており、ロック信号線を介して互いのロック状態を検知
する。

本実施例は前述した第１の実施例にＳＣ６とバス８を追
加したシステムであり、基本的な動作は第１の実施例と
同様であるので、以下具なる点のみ記述する。

ＩＰＩがＳＣ３にリクエストを発行する際は、リクエス
ト信号線１１１．パスアクセプト信号線１１２、アクセ
プト信号線１１３を用いる。同様にＩＰＩがＳＣ６にリ
クエストを発行する際は５リク工スト信号線１３１．パ
スアクセプト信号線１３２、アクセプト信号線１３３を
用いる。

ＩＰＩがＳＣ６のある主記憶アドレスにロックを設定す
る際、ＩＰＩはＳＣ６に通常のフエ：！チリクエストを
送出する。

本第３の実施例においては、前記第１の実施例で第３図
に示したコマンドうち項１から４すなわちフェッチとス
トアのリクエストのみ使用するものとする。

ＩＰＩは、ＳＣ６からバスアクセプト（言号線１３２を
受付けると、アドレスレジスタ２２に設定しであるロッ
クアドレスをバス８に送出する。

また、同時に、ロック信号線１５２を使用して。

ロック設定を他のＩＰに、本実施例ではＩＰ２に通知す
る。

ＩＰ２のリクエスト制御ユニット２５は・ロック通知を
受けるとバス８に送出中のロックアドレスをロックアド
レスレジスタ２８に取込む・ＩＰＩがＳＣ６をロック中
にＩＰ２の命令実行ユニット２１で主記憶リクエストが
発生した場合は、リクエスト先のＳＣがＳＣ３の場合は
リクエストの種別に関係なくリクエストは発行される。

リクエスト先がＳＣ６の場合で、アドレスレジスタ２２
に設定されたリクエストアドレスがロックアドレスレジ
スタ２８と一致したと比較器２９で検出された場合には
、ＳＣ６へのリクエスト信号線１４１へのリクエスト送
出は、ロック解除まで延期される。一致しない場合には
通常と同様にリクエストを発行する。

なお１以上、ＩＰが２台の場合を例に取り、ＳＣ、バス
が複数ある多重プロセッサシステムにおいても、ＩＰに
おいてロック制御が実現できることを示したが、前記第
１の実施例と同様に。

ＩＰが２台以上の場合も、本実施例に示した機構を拡張
することにより同様に実現できる。

また、各ＩＰ間のロック状態の通知が、ＳＣを介さずに
実現できることを示したが、前記第１実施例においても
、各ＩＰをロック信号線で直接結合して、直接ロック状
態の通知を行うようにしても良い。

以上、本実施例によれば、複数のＩＰとＳＣがバスによ
り結合された多重マルチプロセッサシステムのロック制
御において、下記に示す効果がある。

１、ロック期間中のロックアドレスの排他制御をリクエ
スト元であるＩＰ側で行なっており、ＩＰにおけるロッ
ク制御を、ロックレジスタ１個と比較器１個の少量のハ
ードウェアで実現している。ＳＣ側では、ロック制御の
ハードウェアはごく少量であり、システムとしてロック
制御ハードウェア量を激減させている。

２、ロックの排他制御をＩＰで行なっているためロック
の設定や、ロック中の排他制御そのものをＳＣで行なう
より高速化できる。すなわち、ロックアドレスとの比較
をＩＰ側でリクエスト要求前に行なえるため、ＳＣ側で
比較を行なうのに比べて、リクエストからアクセプトま
での時間を短縮可能となり、システムの性能を高めるこ
とができる。

［発明の効果］以上のように、本発明によれば、主記憶の特定のアドレ
スを１つのＩＰのみでロック動作を高速にかつＳＣの制
御論理の増大無しに実現できる多重プロセッサシステム
を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る多重プロセッサシ
ステムの構成を示すブロック図、第２図は多重プロセッ
サシステムの動作を示すタイムチャート、第３図はリク
エスト種の一覧を示す説明図、第４図はロック設定時の
動作を示すタイムチャート、第５図は本発明の第２実施
例に係る多重プロセッサシステムの構成を示すブロック
図、第６図は本発明の第３の実施例に係る多重プロセッ
サシステムの構成を示すブロック図である。１．２・・・プロセッサ（ＩＰ）、３．６・・・記憶制
御装置（ＳＣ）　、４．７・・・主記憶装置、５，８・
・・バス、１１．２１・・・命令実行ユニット、１２．
２２．３１・・・アドレスレジスタ、１３．１８．２３
．２８・・・ロックアドレスレジスタ、１４．１９．２
４．２９・・・比較器、１５．２５・・・リクエスト制
御ユニット、１６．１７．４１．４２．２６．２７．７
１．７２・・・アンプ、３２．６２・・・アービトレー
ションユニット、３３．６３・・・主記憶アクセスユニ
ット、１１１，１２１．１３１．１４１・・・リクエス
ト信号線、１１２，１２２゜１３２．１４２・・・バス
アクセプト信号線、１１３．１２３．１３３．１４３・
・・アクセプト信号線、１１４．１２４．１５１．１５
２・・・ロック信号線。

Claims

【特許請求の範囲】１、複数のプロセッサと、複数のプロセッサが共有する
１または複数の主記憶と、プロセッサより主記憶へのリ
クエストを制御する主記憶毎に備えられた記憶制御装置
と、を有する多重プロセッサシステムにおいて、各プロセッサは、他のプロセッサが主記憶のロック設定
を発行した場合に、該他のプロセッサが主記憶のロック
解除を発行するまで、該他のプロセッサが送出したリク
エストアドレスを取り込み、取り込んだリクエストアド
レスが規定する主記憶のロック領域に、自プロセッサが
発行する記憶制御装置へのリクエストアドレスが属する
場合にはリクエストの発行を抑圧することを特徴とする
主記憶のロック制御方法。２、１または複数の主記憶と、１以上の主記憶を共有す
る複数のプロセッサと、プロセッサより主記憶制御装置
へのリクエストを制御する、主記憶装置に接続された主
記憶毎の記憶制御装置と、各記憶制御装置と複数のプロ
セッサとを接続するバスとを有する多重プロセッサシス
テムであって、各プロセッサは、アドレスレジスタと、１以上のロック
アドレスレジスタと、他のプロセッサがロック設定を発
行した場合に、他のプロセッサが前記バスに送出したリ
クエストアドレスをロックアドレスレジスタに格納する
手段と、命令を実行し、記憶制御装置へのリクエストの
発行を要求し、記憶制御装置へのリクエストアドレスを
アドレスレジスタに格納する命令実行ユニットと、アド
レスレジスタと各ロックアドレスレジスタの内容を比較
する比較器と、比較器における比較の結果、ロックアド
レスレジスタの内容値が規定する領域にアドレスレジス
タの内容値が属する場合には記憶制御装置へのリクエス
トの発行を延期する機能を備えた、命令実行ユニットよ
りの発行要求に応じて記憶制御装置へのリクエストの発
行を制御するリクエスト制御手段と、他のプロセッサが
主記憶のロック解除を発行した場合に、リクエスト制御
手段における、ロック解除に対応するリクエストアドレ
スを格納しているロックアドレスレジスタとアドレスレ
ジスタとの比較によるリクエスト発行の延期を解除する
手段と、を有することを特徴とする多重プロセッサシス
テム。３、複数の主記憶と、該複数の主記憶を共有する複数の
プロセッサと、プロセッサより主記憶へのリクエストを
制御する、主記憶装置に接続された主記憶毎の記憶制御
装置と、各記憶制御装置と前記複数のプロセッサとを接
続する各記憶制御装置毎に備えられたバスとを有する多
重プロセッサシステムであって、各プロセッサは、アドレスレジスタと、前記各バス毎に
対応して設けられた複数のロックアドレスレジスタと、
他のプロセッサがいずれかの主記憶のロック設定を発行
した場合に、他プロセッサがロック設定を発行した主記
憶に対応する記憶制御装置に接続されたバスに送出した
リクエストアドレスを該バスに対応するロックアドレス
レジスタに格納する手段と、命令を実行し、記憶制御装
置へのリクエストの発行を要求し、記憶制御装置へのリ
クエストアドレスをアドレスレジスタに格納する命令実
行ユニットと、アドレスレジスタと各ロックアドレスレ
ジスタの内容を比較する比較器と、比較器における比較
の結果、ロックアドレスレジスタの内容値が規定する領
域にアドレスレジスタの内容値が属する場合には記憶制
御装置へのリクエストの発行を延期する機能を備えた、
命令実行ユニットよりの発行要求に応じて各記憶制御装
置へのリクエストの発行を制御するリクエスト制御手段
と、他のプロセッサが主記憶のロック解除を発行した場
合に、リクエスト制御手段における、該ロック解除に対
応するリクエストアドレスを格納しているロックアドレ
スレジスタとアドレスレジスタとの比較によるリクエス
ト発行の延期を解除する手段と、を有することを特徴と
する多重プロセッサシステム。４、請求項２または３記載の多重プロセッサシステムで
あって、各プロセッサと各記憶制御装置間にロック状態通知線を
備え、かつ、各記憶制御装置は、１のプロセッサよりロ
ック設定またはロック解除を受けた場合に、他のプロセ
ッサに前記ロック状態通知線を介してその旨を通知する
ことを特徴とする多重プロセッサシステム。５、請求項
２または３記載の多重プロセッサシステムであって、各記憶制御装置と前記複数のプロセッサとを接続するロ
ック状態通知バスを各記憶制御装置毎に備え、各プロセ
ッサは、いずれかの主記憶のロックを設定する場合には
、ロックを設定する主記憶に対応する記憶制御装置に接
続されたロック状態通知バスを介してロック設定を、い
ずれかの主記憶のロックを解除する場合には、ロックを
解除する主記憶に対応する記憶制御装置に接続されたロ
ック状態通知バスを介してロック解除を、他のプロセッ
サに通知することを特徴とする多重プロセッサシステム
。