JPH0319499A - Automonous decentralized type controller - Google Patents
Automonous decentralized type controllerInfo
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Landscapes
- Control By Computers (AREA)
- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は生産システムにおいてプログラマブルコントロ
ーラや温度調節器，位置コントローラ等のコントローラ
を有機的に結合するようにした自律分散型コントローラ
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to an autonomous decentralized controller in which controllers such as a programmable controller, a temperature controller, and a position controller are organically combined in a production system.
近年ファクトリーオートメーシゴン（ＦＡ）等の分野に
おいては、プログラマブルコントローラ（Ｐ Ｃ）や温
度ｔＡ節器．位置コントローラ（ＮＣ）等の複数の制御
機器が分散して配置されている。In recent years, in fields such as factory automation (FA), programmable controllers (PC) and temperature controllers have been developed. A plurality of control devices such as position controllers (NC) are distributed and arranged.
そしてファクトリーオートメーションを更に進めるため
にはこれらのコントローラを有機的に結合して協調させ
ていく必要がある。このようなコントローラ群を結合し
相互にデータ伝送を行う場合には、従来ＭＡＲ等のシリ
アル通信ネソトワークを利用する方法が知られている。In order to further advance factory automation, it is necessary to organically connect and coordinate these controllers. When such a group of controllers is connected to mutually transmit data, a method using a serial communication network such as MAR is conventionally known.
又マルチバス方式やＶＭＥバス等の規格化されたバスを
用いてこれらの制御装置を結合することも考えられる。It is also conceivable to connect these control devices using a multi-bus method or a standardized bus such as a VME bus.
しかしながらＭＡＰ等のシリアル通信ネットワークでは
、伝送速度が遅く通信速度や価格の点から見てプログラ
マプルコントローラ．温度調節器，位１！コントローラ
等のリアルタイムデータの通信には通していないという
欠点がある。又規格化されたバスを用いてのデータ伝送
ではパスアビトレーションに時間がかかり、優先順位の
低いコントローラはなかなか所望のデータを伝送するこ
とができないことがあるという欠点があった．特にＦＡ
システムでは周期的なデータ伝送が必要なことが多いが
、規格化されたバス方式では一定周期でバスをアクセス
することが困難であり、アビトレーシッンのために周期
がずれることがあるという欠点があった．又周期的に他
の制御装置に伝送すべきデータの他に、周期性を要求さ
れない大量のデータを送る必要がある場合があり、この
ようなデータを周期性を要求されるデータと混在して伝
送することが困難であるという欠点があった。However, in serial communication networks such as MAP, the transmission speed is slow, and from the viewpoint of communication speed and price, programmable controllers are used. Temperature controller, rank 1! It has the disadvantage that it does not allow real-time data communication with controllers, etc. Another disadvantage of data transmission using a standardized bus is that path arbitration takes time, and controllers with lower priority may be unable to transmit desired data. Especially FA
Systems often require periodic data transmission, but with standardized bus methods, it is difficult to access the bus at regular intervals, and the cycle may shift due to abit-tracing. ．． In addition to the data that should be periodically transmitted to other control devices, there may be cases where it is necessary to send a large amount of data that does not require periodicity, and it is not possible to mix such data with data that requires periodicity. The disadvantage is that it is difficult to transmit.
本発明はこのような従来の問題点に着目してなされたも
のであって、各コントローラ間で周期性の必要なデータ
を高速で一定周期で伝送すると共に、周期性を要求され
ないデータを混在させて伝送できるようにすることを技
術的課題とする。The present invention has been made by focusing on such conventional problems, and it is possible to transmit data that requires periodicity between each controller at high speed and at a constant cycle, and to mix data that does not require periodicity. The technical challenge is to enable transmission using
本発明は複数のコントローラがグローバルバスに接続さ
れて構成される自律分散型コントローラであって、各コ
ントローラは、全てのコントローラから伝送されるサイ
クリックデークを保持する領域を有する黒板式メモリと
、他のコントローラに伝送すべきイベントデータを保持
する送信バソフプメモリと、他のコントローラより伝送
されたイベントデータを保持する受信バッファメモリと
、入出力端が全てのコントローラに渡ってデジチェーン
接続された単安定マルチバイブレータ及び該ｌ定マルチ
バイブレータによって起動され、全てのコントローラに
渡ってデジチェーン接続されたトークン信号の入力端が
設けられる制御ユニットヲ有し、マルチバイブレータの
出力に周期的により黒板式メモリのデータを他のコント
ローラに伝送すると共に、トークン信号の受信により送
信パンファメモリに保持されているデータを黒板式メモ
リのデータ伝送期間を除いて順次他のコントローラに伝
送するバスコントローラと、を有することを特徴とする
ものである。The present invention is an autonomous decentralized controller configured by a plurality of controllers connected to a global bus, each controller having a blackboard type memory having an area for holding cyclic data transmitted from all the controllers, and other controllers. A transmitting buffer memory that holds event data to be transmitted to one controller, a receiving buffer memory that holds event data transmitted from other controllers, and a monostable multi-channel controller whose input and output terminals are digitally chained across all controllers. It has a control unit provided with an input terminal for a token signal activated by the vibrator and the constant multivibrator and digitally chained across all the controllers, and periodically transmits data from the blackboard memory to the output of the multivibrator. and a bus controller that sequentially transmits the data held in the transmission buffer memory to the other controllers by receiving the token signal, excluding the data transmission period of the blackboard memory. It is something to do.
このような特徴を有する本発明によれば、各コントロー
ラは他の全てのコントローラに周期的に伝送すべきサイ
クリックデータを保持する黒板式メモリとイベントデー
タを保持する送信データメモリ、受信したイベントデー
タを保持する受信ハソファメモリを有している。そして
バスコントローラのマルチバイブレータが起動される毎
に周期的に黒板式メモリのデータを他のコントローラに
伝送しており、バスコントローラは送信パンファメモリ
にデータが保持されているときに黒板式メモリのデータ
伝送期間を除いてイベントデータを順次他のコントロー
ラに伝送するようにしている。According to the present invention having such features, each controller has a blackboard memory for holding cyclic data to be periodically transmitted to all other controllers, a transmission data memory for holding event data, and a received event data. The receiver has a sofa memory that holds it. Each time the multivibrator of the bus controller is activated, the data in the blackboard memory is periodically transmitted to other controllers. Event data is sequentially transmitted to other controllers except during the data transmission period.
そのため本発明によれば、比較的簡単な構或で各コント
ローラは周期的にサイクリソクデー夕を伝送して各コン
トローラ内の黒板式メモリに保持することにより、デー
タをリフレッシュすることができる。又イベントデータ
がある場合には、送信パンファメモリにそのデータを保
持しておくことにより黒板式メモリのリフレッシュサイ
クルの終了後にそのイベントデータを所定の他のコント
ローラに伝送することができる。このように全てのコン
トローラは全く対等であるためコントローラの増減が容
易となる。又各コントローラ間の内部のバスとグローバ
ルバスとが分離されているため、一部のコントローラが
故障してもその故障は他のコントローラに波及し難いと
いう効果が得られる．更に特定のコントローラを分離し
て保守，点検作業等を行うことも可能となる。Therefore, according to the present invention, with a relatively simple structure, each controller can refresh the data by periodically transmitting the cycle data and storing it in the blackboard type memory within each controller. Furthermore, if there is event data, by holding the data in the transmission bread buffer memory, the event data can be transmitted to a predetermined other controller after the refresh cycle of the blackboard memory is completed. In this way, since all controllers are completely equal, it is easy to increase or decrease the number of controllers. Furthermore, since the internal bus between each controller and the global bus are separated, even if one controller fails, the failure will not easily spread to other controllers. Furthermore, it becomes possible to perform maintenance, inspection, etc. by separating a specific controller.
第１図は本発明の一実施例による自律分散型コントロー
ラの構威を示すブロソク図である。本図においてコント
ローラ１．２・−・・・・・Ｎがグローバルバス４に接
続されている。各コントローラは例えばプログラマブル
コントローラ．温度調節器，位置コントローラ等であっ
て、夫々固有のＣＰＵ及びメモリや入出力装置を有して
いる。さて各コントローラ１〜Ｎは第１図に示すように
ＣＰＵユニット５−１． ５−２・・−・一と複数の
Ｉ／Ｏユニット６−１．６−２・・・・−を有しており
、各Ｉ／Ｏユニットにはセンサやリレー，ＳＳＲ等の入
出力機器が接続される。又各ＣＰＵユニ７ト５−１．５
−２・−・・・・一はバスインターフェース回路７−１
． ７−２−・−・を介してグローバルバス４に接続
されている。そして各コントローラ内ではＣＰＵユニッ
トとＩ／Ｏユニットとが夫々ローカルバス８−１．
８−２・・・・・一によって接続されている．バスイン
ターフェース回路？−１． ７−２・・・・一・は各
コントローラ内のＣＰＵユニットと■／Ｏユニット及び
グローバルバス４とのデータ伝送を行うものである．
次に各コントローラの詳細な構或について第２図を参照
しつつ説明する。各コントローラのＣＰＵユニット１ば
同一の横威を有しているためコントローラ１について以
下に詳細に説明する。コントローラｌのＣＰＵユニット
５−１のバスインターフェース回路７−１にはグローバ
ルバス４に接続された各コントローラから周期的に伝送
されるデータ（以下サイクリックデータという）を夫々
保持する領域を有する、いわゆる黒板弐メモリ１１を有
しており、更に周期性を要求されないが比較的情報量の
多いデータ（以下イベントデータという）を他のコント
ローラに送出する際に一旦保持する送信バックァメモリ
１２、及び他のコントローラから得られるイベントデー
タを一次保持する受信パフファメモリ１３を有している
。黒板式メモリ１１と送受信バッファメモリ１２．１３
とは例えばデュアルボートＲＡＭによって構成される。FIG. 1 is a block diagram showing the structure of an autonomous distributed controller according to an embodiment of the present invention. In this figure, controllers 1.2, . . . , N are connected to the global bus 4. Each controller is, for example, a programmable controller. They are temperature regulators, position controllers, etc., and each has its own CPU, memory, and input/output device. Now, as shown in FIG. 1, each of the controllers 1 to N includes a CPU unit 5-1. It has one and multiple I/O units 6-1, 6-2...-, and each I/O unit is equipped with input/output devices such as sensors, relays, and SSRs. is connected. Also, each CPU unit 7 5-1.5
-2・-・・・One is the bus interface circuit 7-1
．． It is connected to the global bus 4 via 7-2--. In each controller, a CPU unit and an I/O unit are connected to a local bus 8-1.
8-2...Connected by one. Bus interface circuit? -1. 7-2...1 performs data transmission between the CPU unit in each controller, the ■/O unit, and the global bus 4. Next, the detailed structure of each controller will be explained with reference to FIG. 2. Since the CPU unit 1 of each controller has the same power, the controller 1 will be described in detail below. The bus interface circuit 7-1 of the CPU unit 5-1 of the controller 1 has a so-called area that holds data (hereinafter referred to as cyclic data) periodically transmitted from each controller connected to the global bus 4. It has a blackboard memory 11, and a transmission backup memory 12 that temporarily holds data that does not require periodicity but has a relatively large amount of information (hereinafter referred to as event data) when it is sent to another controller, and other controllers. It has a reception puffer memory 13 that temporarily holds event data obtained from the controller. Blackboard memory 11 and sending/receiving buffer memory 12.13
is configured by, for example, a dual port RAM.
又バスインターフェース回路？−１にはパスコントロー
ラ１４が設けられる。バスコントローラｌ４は図示のよ
うに単安定マルチバイブレータ（ＭＭ）ｌ５と制御ユニ
ットｌ６を有している。制御ユニット１６内にはＣＰｔ
Ｊ１７とその制御プログラムを記憶するＲＯＭ１８及び
タイマｌ９を有している。マルチバイブレータ１５は外
部からのアクセスイネーブル信号ＳＡＥによってトリガ
され、所定時間後にＳＡＥ出力信号をグローバルバス４
に与えると共に制御ユニノトｌ６のＣＰＵｌ７にトリガ
信号を与えるものである。又制御ユニフト１６にはグロ
ーバルバス４よりサイクリックデータの入出力信号ＣＹ
ＩＮ，ＣＹＯＵＴが与えられ、又トークンに相当するア
クセス信号ＥＡがグローバルバス４より与えられ、又そ
の出力をグローバルバス４に与えるように構成されてい
る。制御ユニット１６はグローバルバス４の制御ライン
からの信号に基づいて黒板式メモリ１１と送受信バッフ
ァメモリ１２．１３のデータをグローバルバス４に与え
るものである．
又コントローラ１のＣＰＵユニット５−１はこのコント
ローラの特定の動作、例えば温度調節器の場合はその温
度を調節するためのＣＰＵ２ １及びその動作プログラ
ムを記憶するメモリ２２が設けられており、ローカルバ
ス８−１を介してＩ／Ｏユニット６−１との間でデータ
伝送を行うと共に他のコントローラに送出すべきデータ
を黒板式メモリ１１及び送信バッファメモリ１２に書込
んでいる。Or bus interface circuit? -1 is provided with a path controller 14. As shown, the bus controller l4 has a monostable multivibrator (MM) l5 and a control unit l6. Inside the control unit 16 there is a CPt
It has a ROM 18 for storing J17 and its control program, and a timer I9. The multivibrator 15 is triggered by an external access enable signal SAE, and after a predetermined time, transmits the SAE output signal to the global bus 4.
It also provides a trigger signal to the CPU 17 of the control unit 16. The control unit 16 also receives a cyclic data input/output signal CY from the global bus 4.
IN, CYOUT are applied, and an access signal EA corresponding to a token is applied from the global bus 4, and the output thereof is applied to the global bus 4. The control unit 16 supplies data from the blackboard memory 11 and the transmitting/receiving buffer memories 12 and 13 to the global bus 4 based on signals from the control line of the global bus 4. Further, the CPU unit 5-1 of the controller 1 is provided with a CPU 21 for controlling a specific operation of the controller, for example, the temperature in the case of a temperature controller, and a memory 22 for storing the operation program. Data is transmitted to and from the I/O unit 6-1 via the controller 8-1, and data to be sent to other controllers is written into the blackboard memory 11 and the transmission buffer memory 12.
又黒板式メモリ１１に得られる他のコントローラのデー
タ及び受信バソファメモリ１２のデータを読出すように
している。Further, data of other controllers obtained in the blackboard type memory 11 and data of the reception bath sofa memory 12 are read out.
第３図はこのグローバルバス４の詳細な構成を示す図で
ある。本図ではコントローラ１，２．３から威るものと
し、各コントローラにはグローバルバス４のアドレスバ
ス３１．データバス３２が夫々接続される。又サイクリ
ックデータを伝送するためのＳＡ信号とＣＹ信号及びイ
ベントデータを転送するためのＥＡ信号の入出力線とが
図示のようにデジチェーン式に接続されてグローバルバ
ス４が構威される。そしてグローバルバス４には通常の
バスアービタ３３が設けられる。FIG. 3 is a diagram showing the detailed configuration of this global bus 4. As shown in FIG. In this figure, it is assumed that the controllers 1, 2.3 operate from the address bus 31.3 of the global bus 4. A data bus 32 is connected to each. Further, the input/output lines of the SA signal for transmitting cyclic data, the CY signal, and the EA signal for transmitting event data are connected in a digital chain manner as shown in the figure to form a global bus 4. The global bus 4 is provided with a normal bus arbiter 33.
次にタイムチャートを参照しつつ本実施例の動作につい
て説明する。第４図はサイクリソクデー夕を交互に伝送
する場合の動作を示すタイムチャートである。まず電源
が投入されるといずれかのコントローラのバスコントロ
ーラ内にあるマルチバイブレータがトリガされるように
構成されているものとする。本実施例では第２図に示す
コントローラｌのマルチバイブレータｌ５がトリガされ
ているものとすれば、第４図（ａ）に示すように電源投
入によりリセソトされる時刻ｔｌにその出力即ちＳＡＩ
がｒＨＪレベルとなる．マルチバイブレータ１５の動作
時間は図示のように周ＭＴｌに設定されており、これと
同時にトリガ信号が制御ユニント１６に｛云わってＣＹ
１がｒＨＪレヘＩレとなる。Next, the operation of this embodiment will be explained with reference to time charts. FIG. 4 is a time chart showing the operation when transmitting cycle data alternately. First, it is assumed that the configuration is such that when the power is turned on, a multivibrator in the bus controller of one of the controllers is triggered. In this embodiment, assuming that the multivibrator l5 of the controller l shown in FIG. 2 is triggered, its output, that is, the SAI
becomes the rHJ level. The operating time of the multivibrator 15 is set to MTl as shown in the figure, and at the same time a trigger signal is sent to the control unit 16 (CY).
1 becomes rHJ Rehe I Re.
そして制御ユニソトｌ６は第４図（ｂｌに示すようにこ
のとき黒板弐メモリ１ｌに保持されているコントローラ
ｌのデータをグローバルバス４を介して他の全てのコン
トローラ２，３−・一・・・・Ｎに伝送する。Then, as shown in FIG. 4 (bl), the control unit 16 transfers the data of the controller 1 held in the blackboard 2 memory 1l to all other controllers 2, 3, . . . via the global bus 4.・Transmit to N.
この伝送周期Ｔ２はマルチバイブレータｌ５の動作時間
ＴＩより短いものとする。さてサイタリンクデータの伝
送を終了した時刻ｔ２以後のマルチバイブレータ１５の
出力ＳＡＩがｒＬＪレベルとなる時刻Ｌ３には、コント
ローラ２のマルチバイブレータが第４図（ｄｉに示すよ
うにトリガされて一定の周期Ｔｌの間ｒＨＪレベルとな
り、この間にＣＹ２がｒＨＪレベルとなってコントロー
ラ２の黒板式メモリ１ｌに保持されているサイクリック
データがグローバルバス４を介して他の全てのコントロ
ーラに伝送される。そしてこのデータ伝送が終了する時
刻ｔ４以後の時刻ｔｓには、ＳＡ２がｒＬＪレベルとな
ってコントローラ３のＳＡ２人力も同時に立下るため、
第４図（ｇ）に示すようにコントローラ３のマルチバイ
ブレータがトリガされることとなる，そしてコントロー
ラ３の黒板式メモリよりそのサイクリックデータが他の
コントローラに伝送されることとなり、時刻ｔ，にはコ
ントローラ３のＳＡ３出力がｒＬＪレベルとなる。この
信号はデジチェーン接続されているコントローラ１に伝
えられ、時刻１，以後の動作を繰り返す。このようにデ
ジチェーン式に接続されている各コントロ一ラのＳＡ信
号線及びＣＹ信号により、黒板式メモリ１ｌのサイクリ
ックデータが各コントローラに伝えられる。It is assumed that this transmission period T2 is shorter than the operating time TI of the multivibrator 15. Now, at time L3 when the output SAI of the multivibrator 15 reaches the rLJ level after the time t2 when the transmission of the cytalink data is finished, the multivibrator of the controller 2 is triggered as shown in FIG. During Tl, CY2 becomes rHJ level, and during this time, CY2 becomes rHJ level, and the cyclic data held in the blackboard memory 1l of the controller 2 is transmitted to all other controllers via the global bus 4. At time ts after time t4 when data transmission ends, SA2 reaches the rLJ level and SA2 of the controller 3 also falls at the same time.
As shown in FIG. 4(g), the multivibrator of controller 3 is triggered, and the cyclic data is transmitted from the blackboard memory of controller 3 to other controllers, and at time t. In this case, the SA3 output of the controller 3 becomes rLJ level. This signal is transmitted to the controller 1 connected in the digital chain, and the operations from time 1 onwards are repeated. The cyclic data in the blackboard memory 1l is transmitted to each controller by the SA signal line and CY signal of each controller connected in a digital chain manner in this manner.
次にイベントデータのデータ伝送について第５図のタイ
ムチャートを参照しつつ説明する。第５図にＴ３で示す
時間帯には全てのコントローラは送信バノファに他に伝
送すべきデータがなく、トークンに相当するＥＡ信号が
デジチェーン接続されているＥＡ信号線により第５図（
ａｔ， （ＯＬ （ｅｌに示すようにＩ＋ｌｆｔ次伝え
られている。さてコントローラｌの送信バッファメモリ
１２にＣＰＵユニット５１からイベントデータが設定さ
れたときには、コントローラ１のアクセス可能な時間帯
となるＥＡ３の立下りの時刻ｔ１にＥＡＩがｒ Ｈ Ｊ
レヘルとなる。この場合には第５図（ｂ）に示すように
コントローラ１から特定の他のコントローラ、例えばコ
ントローラ３にイベントデータが伝送される。コントロ
ーラ１のバスコントローラｌ４はマスコントローラ３の
受信バッファメモリ１２がフル状ａかどうかをチェック
し、フル状態でなければ第５図（ｂｌに示すようにイベ
ントデータを伝送する。このイベントデータの伝送期間
Ｔ４は前述したサイクリックデー夕の各伝送周期Ｔｌ内
のサイクリックデータが伝送した後の時間、即ち時刻ｔ
２〜ｔ，の間，時刻ｔ４〜ｔ，の聞及び時刻ｔ，〜ｔ７
の間である。Next, data transmission of event data will be explained with reference to the time chart of FIG. During the time period shown as T3 in FIG. 5, all controllers have no other data to transmit to the transmitting vanofer, and the EA signal corresponding to the token is transmitted via the EA signal line connected to the digital chain as shown in FIG.
at. At falling time t1, EAI is r H J
Becomes Lehel. In this case, event data is transmitted from controller 1 to a specific other controller, for example controller 3, as shown in FIG. 5(b). The bus controller l4 of the controller 1 checks whether the receive buffer memory 12 of the mass controller 3 is in the full state a, and if it is not full, transmits the event data as shown in FIG. The period T4 is the time after the cyclic data is transmitted within each transmission period Tl of the above-mentioned cyclic data, that is, the time t.
2 to t, between time t4 to t, and time t, to t7
It is between.
従ってコントローラ１〜３に伝送すべきイベントデータ
のデータ量が多い場合には、サイクリックデータの伝送
によって中断されることもあり得る．さて特刻Ｌ１！に
コントローラｌからコントローラ３に対するイベントデ
ータの送出が終了すると、ＥＡＩの信号がｒＬＪレベル
となりトークン、即ち送信権がコントローラ２に転送さ
れる。そしてコントローラ２からコントローラ３にデー
タ伝送を行う。この場合にはあらかじめコントローラ３
の受信バフファのバッファフルフラグをチェソクし、受
信バッファにデータ保持の余裕がある場合にのみデータ
伝送を行う。そしてバッファがフル状態となり送信不可
能となれば送信を停止して第５図（ｅ）に示すように時
刻ｔｌ３に送信権をコントローラ３に送る。コントロー
ラ３には転送すべきデ−タがなければ直ちにコントロー
ラ１に送信権が送られる．同様にしてコントローラ１に
も送信すべきイベントデータがなければ再びコントロー
ラ２に送信権が与えられる．従ってコントローラ２は時
刻【．以後第５図（ｄ）に示すようにコントローラ３に
データ伝送を行う．このようなイベントデータの伝送は
前述したサイクリックデータの間に行われるため、第６
図に示すようにサイクリックデータとイベントデータと
が交互に伝送されることとなる．Therefore, if the amount of event data to be transmitted to the controllers 1 to 3 is large, the transmission may be interrupted due to the transmission of cyclic data. Now, special L1! When the transmission of event data from the controller 1 to the controller 3 is completed, the EAI signal becomes rLJ level and the token, that is, the transmission right is transferred to the controller 2. Then, data is transmitted from the controller 2 to the controller 3. In this case, controller 3
The buffer full flag of the receive buffer is checked, and data transmission is performed only when the receive buffer has enough room to hold data. When the buffer becomes full and transmission becomes impossible, transmission is stopped and the transmission right is sent to the controller 3 at time tl3, as shown in FIG. 5(e). If controller 3 has no data to be transferred, the transmission right is immediately sent to controller 1. Similarly, if controller 1 also has no event data to transmit, controller 2 is given the transmission right again. Therefore, the controller 2 receives the time [. Thereafter, data is transmitted to the controller 3 as shown in Figure 5(d). Since the transmission of such event data is performed during the cyclic data described above, the sixth
As shown in the figure, cyclic data and event data are transmitted alternately.
第１図は本発明の一実施例による自律分散型コントロー
ラの全体構成を示す図、第２図は各制御装置のバスイン
ターフェース回路及びその周辺の主要部を示す回路図、
第３図はグローバルバスの詳細な構威を示す図、第４図
はサイクリックデータのデータ伝送を示すタイムチャー
ト、第５図はイベントデータのデータ伝送処理を示すタ
イムチャート、第６図はイベントデータとサイクリンク
データとのデータ伝送状態を示すタイムチャートである
。FIG. 1 is a diagram showing the overall configuration of an autonomous distributed controller according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing the bus interface circuit of each control device and the main parts around it,
Figure 3 is a diagram showing the detailed structure of the global bus, Figure 4 is a time chart showing data transmission of cyclic data, Figure 5 is a time chart showing data transmission processing of event data, and Figure 6 is a diagram showing event data transmission. It is a time chart which shows the data transmission state of data and cycling link data.
Claims (1)
て構成される自律分散型コントローラであって、 前記各コントローラは、 全てのコントローラから伝送されるサイクリックデータ
を保持する領域を有する黒板式メモリと、他のコントロ
ーラに伝送すべきイベントデータを保持する送信バッフ
ァメモリと、 他のコントローラより伝送されたイベントデータを保持
する受信バッファメモリと、 入出力端が全てのコントローラに渡ってデジチェーン接
続された単安定マルチバイブレータ及び該単安定マルチ
バイブレータによって起動され、全てのコントローラに
渡ってデジチェーン接続されたトークン信号の入力端が
設けられる制御ユニットを有し、前記マルチバイブレー
タの出力により周期的に前記黒板式メモリのデータを他
のコントローラに伝送すると共に、トークン信号の受信
により前記送信バッファメモリに保持されているデータ
を前記黒板式メモリのデータ伝送期間を除いて順次他の
コントローラに伝送するバスコントローラと、を有する
ことを特徴とする自律分散型コントローラ。(1) An autonomous decentralized controller configured by a plurality of controllers connected to a global bus, each controller including a blackboard memory having an area for holding cyclic data transmitted from all the controllers; A transmission buffer memory that holds event data to be transmitted to other controllers, a reception buffer memory that holds event data transmitted from other controllers, and a single unit whose input and output terminals are digitally chained across all controllers. a control unit provided with an input terminal for a stable multivibrator and a token signal activated by the monostable multivibrator and connected in a digital chain across all controllers, and periodically controlled by the output of the multivibrator. a bus controller that transmits the data in the memory to another controller, and sequentially transmits the data held in the transmission buffer memory to the other controllers by receiving a token signal, excluding a data transmission period of the blackboard memory; An autonomous decentralized controller characterized by having.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15428689A JP2724373B2 (en) | 1989-06-15 | 1989-06-15 | Distributed controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15428689A JP2724373B2 (en) | 1989-06-15 | 1989-06-15 | Distributed controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319499A true JPH0319499A (en) | 1991-01-28 |
| JP2724373B2 JP2724373B2 (en) | 1998-03-09 |
Family
ID=15580827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15428689A Expired - Fee Related JP2724373B2 (en) | 1989-06-15 | 1989-06-15 | Distributed controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2724373B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119794A (en) * | 1990-09-10 | 1992-04-21 | Hitachi Ltd | Fault supervising method and system for process input output device |
-
1989
- 1989-06-15 JP JP15428689A patent/JP2724373B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119794A (en) * | 1990-09-10 | 1992-04-21 | Hitachi Ltd | Fault supervising method and system for process input output device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2724373B2 (en) | 1998-03-09 |
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