JPH0319229A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0319229A
JPH0319229A JP15521189A JP15521189A JPH0319229A JP H0319229 A JPH0319229 A JP H0319229A JP 15521189 A JP15521189 A JP 15521189A JP 15521189 A JP15521189 A JP 15521189A JP H0319229 A JPH0319229 A JP H0319229A
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layer
cvd
sog
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Yurika Yamakami
山神 百合香
Shinji Sugaya
慎二 菅谷
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 SOG膜を含む眉間絶縁膜に開口部を形成して行う配線
コンタクトの改良技術に関し、SOG膜のクラック,剥
離の問題や、コンタクト窓でのSOG膜端部のクラック
が引き起こす配線層の断線という問題を解消でき、更に
エッチバック法でのコントロールエッチのような再現性
に難のある工程は不要な、新規な多層配線構造の製造方
法を提供することを目的とし、 半導体基板表面に、下部配線層を形成する工程と、 該下部配線層表面に、表面を平坦化するように、スピン
・オン法で第1の絶縁膜を形成する工程と、該第1の絶
縁膜表面に、第2の絶縁膜を形戒する工程と、 前記下部配線層の上部の該第2の絶縁膜.該第lの絶縁
膜を順次食刻除去して第1の開口部を形成する工程と、 該第1の開口部内壁に露出した該第1の絶縁膜を覆い、
かつ該下部配線層表面が露出するように、第3の絶縁膜
を形成する工程と、 該第2の絶縁膜の表面に上部配線層を形成し、該上部配
線層と前記下部配線層とを接続する工程とを有して構或
する。
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。詳しくは、
SOG膜を含む眉間絶縁膜に開口部を形成して行う配線
コンタクトの改良技術に関する.近年の計算機等に利用
される半導体装置は、周知の如く急速に微細化が完成さ
れた。しかし、微細化の進行とともに、特に配線相互の
接続の問題が厳しくなってきた。
微小面積に効率よく多数の素子を詰めるために用いられ
る多層配線構造では、特に微細な場合に、配線層の断線
や配線層相互の短絡が発生しやすいので、配線間を滑ら
かな層間膜で受け継いで下部配線段差を緩和し、配線層
の断線や配線層相互の短絡をなくすことが重要である。
しかし通常の形成方法では、一様な厚さに形成されるの
で、いくら厚く形成したところで一向に段差形状は改善
されない。そこで段差形状の改善には、例えばスピン・
オン法を利用する。このスピン・オン法は、有機溶剤中
にガラス威分を含んだS O G (Spin On 
Glass )と呼ばれる溶剤をスピンナー(回転塗布
機)で基板表面に塗布し、その後例えば450゜Cの熱
処理によってSOGを硬化させ、酸化膜とする方法であ
る。この方法によれば、遠心力によって溶剤が塗布され
るために、基板面の配線段差に係わらず平坦な眉間膜が
形成できることとなる。
〔従来の技術〕
以下では、これまでに説明したスピン・オン法の工程を
、第2図を参照して詳細に説明する。
第2図(1)乃至(5)は、従来の半導体装置の製造方
法の工程説明図であり、第2図中の完威された半導体装
置は、例えばシリコン基板等の基板1のAl(アルξニ
ウム)下部配線層2の形成されてなる表面に、ヒロック
防止を目的とするCVD酸化膜3,段差緩和を目的とす
るSOG膜4,耐湿性改善を目的としてCVD−PSG
膜6を積層し、前記したAf(アルξニウム)下部配線
層2の直上には、この配線層2表面が露出するように、
これら積層膜を貫通するコンタクト窓5が形成され、さ
らにこのコンタクト窓5の内部から前記したCVD−P
SG膜6の表面に延在するように、Af(アルξニウム
)上部配線層21が形成されてなるものである。
それでは製造工程を順に説明してゆく.先ず基板1表面
にAI<アルミニウム)をスパッタリング被着し、パタ
ーニングしてAIl(アルミニウム)下部配線層2とす
る。この後、このAl(アルミニウム)下部配線層2の
形戒された表面に重ねて、ヒロック防止用のCVD酸化
膜3を全面形成する(以上、第2図(a))。次にこの
CvD酸化膜3に重ねて、SOG溶液をスピンコートし
て形成し、450℃程度で焼威することで、段差部をな
だらかに被覆するSOG膜4を形成する(以上、第2図
(b))。この上に重ねて、絶縁性.緻密性に優れたC
VD−PSG膜6を被覆する(以上、第2図(9))。
次いで、さらに重ねて層間接続用のコンタクト窓をパタ
ーニングするためのレジスト層8を形成して、CVD−
PSG膜6,SOG膜4,CVD酸化膜3を順次選択エ
ッチングして、コンタクト窓5を形成する(第2図(d
))。
このレジスト層8を除・去した後、Al(アルξニウム
)上部配線層21をスパッタリング被着し、パターン形
戒する(第2図(e))。
以上の工程によれば、,11(アルくニウム)下部配線
層2の肩の部分の段差が、SOG膜4によりなだらかに
されているために、Af(アルξニウム)上部配線層2
1をスパッタリングで被着しても、肩の部分での断線を
生じにくいという効果が得られる。
しかし、第2図の製造工程では、第2図(e)に図示し
たように、層間接続用のコンタクト窓において、SOG
膜4のふくれ、乃至はクラックがしばしば発生し、Al
(アルミニウム)上部配線層21の接続不良を発生する
問題があった.このSOG膜4のコンタクト窓5でのふ
くれ、乃至はクラックは、SOG膜4の残留水分.ある
いはコンタクト窓5形戒の際のウエット処理時の吸湿に
起因するものと考えられる。この水分は、Al(アルミ
ニウム)上部配線層21の形成工程以降の加熱を伴う工
程において、水蒸気として飛散し、残るSOG膜4は体
積収縮する。コンタクト窓5では、SOG膜4端部が密
着性の弱いAl(アルξニウム)下部配線層2と被着し
ていること、及びコンタクト窓5形成時のウエット処理
による吸湿、残留水分が多いために、この脱水及び体積
収縮が激しいことなどから、SOG膜4のクラック発生
に至るものと考えられる。これに伴い、Al(アルξニ
ウム)上部配線層21は、コンタクト窓5にてしばしば
断線を生じることになる。この問題は、コンタクト窓5
の直径が微細化したことによって、顕在化してきた。
以上の従来技術の問題点を回避する手法として、SOC
膜を一旦エッチバックする方法がある。
これは、第2図(e)のSOG膜4形戒工程完了後に、
AN(アルξニウム)下部配線層2の上面部分のSOG
膜4は完全に除去され、但し段差部をなだらかに被覆し
ているSOG膜4は一部残る程度に、SOG膜4全面を
一定の厚み分だけコントロールエッチする方法である。
しかし、このコントロールエッチは再現性の点で実用上
非常に難しい。
第2図の従来技術の問題を回避する他の従来技術として
、第3図に示す2段階コンタクト窓形成による製造方法
(特願昭63−18422号)がある。
以下では、第3′図を参照してこの方法について説明す
る。第3図は従来の半導体装置の改良された製造方法の
工程説明図であり、この第3図中の配線構造は、基板1
の表面に、Aj2(アルミニウム)下部配線層2,CV
D酸化膜3,CVD−PSG膜6が順に形成され、これ
らを開孔してAj2(アルξニウム)下部配線層2表面
を露出させるコンタクト窓5ができる.一方で/l(ア
ルミニウム)下部配線層2の形成されない部分では、S
OG膜4が形成されて段差部を平坦化するものである。
それでは、この構造の形成方法を説明する.先ず第3図
(a)のように、例えば酸化膜のような基板の表面に、
厚さ0.5μmのAlアルξニウム)下部配線層2を形
成する.このAlアル逅ニウム)下部配線層2表面には
、後のアニール工程でのヒロック防止を目的として、厚
さ0.3μmのCVD酸化膜3が被着形成される。次い
で第3図(ロ)で、SOG溶液を回転塗布し、熱処理し
て硬化させSOG膜4を形成して、配線層がつくる段差
を平坦化する.塗布されたsocts液は、次の第3図
(C)で、Alアルミニウム)下部配線層2の上部に開
孔を有するレジスト層8をパターニング形成する。この
レジストN8をマスクとして、CF(四フフ化メタン)
.CHFs  (三フフ化メタン),及びOx  (酸
素)からなる反応ガスを用い?、/l(アルξニウム)
下部配線層2上部のSOG膜4をエッチング除去して、
第1の開口部5aを形成する。この後第3図(イ)で、
0■ (酸素)RI E (Reactive Ion
 Etching)でレジスト層8をすべて除去する.
第3図(e)では、レジスト層8を除去して露出した平
坦面に、CVD−PSG膜6を一様にCVD形成する。
第3図(f)では、このCVD−PSG膜6の表面にマ
スクとなるレジストM9をパターニング形成して、第1
の開口部5aよりも小さい径のコンタクト窓5を第3図
(C)と同様の方法で開孔して、Al(アル邑ニウム)
下部配線層2表面を露出させる。この後第3図(8)の
工程で、02 (酸素) R I E (Reacti
ve Ion Etching) Lて前記レジスト層
9をすべて除去し、続く第3図(ロ)では、コンタクト
窓5内からCVD−PSG膜6表面に延在するAffi
(アルミニウム)上部配線層21をスパッタリング形成
して、Af(アルξニウム)下部配線N2と電気的接触
をとる。
以上が改良された従来の半導体装置の製造工程である. 以上の方法によれば、第3図(ロ)の完威された構造に
見られるように、コンタクト窓5において、SOG膜4
の端部は密着性良好なCVD酸化y43によって完全に
被覆される。このCVD酸化膜3の密着力の強固さのた
めに、SOG膜4端部でのクラックの発生は生じ難い。
また第2図の従来例のように、コンタクト面の酸化物除
去処理のようなウエット前処理時の吸着水分がSOG膜
4の端部に残ったまま直ぐにAIl(アルミニウム)上
部配線層21のスパッタリング被着をする工程順ではな
いため、SOG膜4の端面への水分吸着による影響は少
ない。これらのことから、第3図の従来例工程によれば
、第2図(e)に見られるコンタクト窓5内壁でのSO
G膜4のふくれ,クラックの発生とそれによる断線とい
う問題を解決することができる。
〔発明が解決しようとする課題〕
しかし本発明者等は、第3図の従来技術では、コンタク
ト窓5での断線防止の効果とは別に、SOGll4全面
に多数のクラックや剥がれをしばしば生じる新たな問題
があることを実験の結果確認した。このクランク,ある
いは剥がれは、第3図(C)乃至(イ)の第1の開口部
5aを形戒するためのレジスト層8がほぼ除去された段
階でSOG膜4表面全体が02 (酸素)プラズマにさ
らされることが原因となっている。
即ち、SOG膜4全体に、02 (酸素)プラズマが照
射された後、加熱工程を経ると、SOG膜4全体に無数
のクラックが形成され、SOG膜4は半ば剥がれた状態
に至ることが判明した。このクランクの原因は、以下の
現象によるものと考えられる。
SOC膜4の原材料は、化学式R,l −St (OH
)..(Rはアルキル基を示す。)で表される通称シラ
ノールという材料で、その溶液を基板上に塗布後、加熱
焼成することで、シリコン酸化物を主成分とする固体膜
に変換している。実際の多層配線工程では、配線を被覆
するSOG膜4を形成する際の加熱焼威温度には制約が
ある。通常の配線材料のAffi(アルξニウム)を使
用した場合には、昇温可能な上限は約450℃である。
これは、過度の合金反応によるデバイスの破壊を避ける
のに必要な制約である。一方、シラノールの焼或温度と
いう点では、450゜CではOH基(水酸基)はほぼ脱
離するが、アルキル基は残留してしまう。
アルキル基の焼或除去には、550℃〜600℃の温度
が必要であることが赤外線分光分析の結果確認されてい
る。このような高温での焼威は実際の多層配線工程では
採用困難である.結果的にSOG膜に多量のアルキル基
が残留する。その状態で02 (酸素)プラズマにSO
G膜表面がさらされると、表面付近に存在するアルキル
基はOH基(水酸基)に置換される。その後、第2の絶
縁膜形成等で再び熱が加えられると、置換基であるOH
基(水酸基)が脱離し、H!0,すなわち水分となって
飛散する。このような過程で一旦成膜したSOG膜が、
その後の工程で膜厚方向に不均等に脱アルキル基,及び
脱水を生じ、クランクにいたるものと考えられる. 本発明は、以上の現象による第3図の従来方法でのSO
G膜のクラック,剥離の問題や、コンタクト窓でのSO
G膜端部のクラックが引き起こす配線層の断線という問
題を解消でき、更にエッチバック法でのコントロールエ
ッチのような再現性に難のある工程は不要な、新規な多
層配線構造の製造方法を提供することを目的とする。
〔課題を解決するための手段〕
本発明では、前記課題を解決する手段として、半導体基
板表面に、下部配,vi層を形成する工程と、 該下部配線層表面に、表面を平坦化するように、スピン
・オン法で第1の絶縁膜を形成する工程と、該第1の絶
縁膜表面に、第2の絶縁膜を形成する工程と、 前記下部配線層の上部の該第2の絶縁膜,該第1の絶縁
膜を順次食刻除去して第1の開口部を形戒する工程と、 該第1の開口部内壁に露出した該第1の絶縁膜を覆い、
かつ該下部配線層表面が露出するように、第3の絶縁膜
を形成する工程と、 該第2の絶縁膜の表面に上部配線層を形成し、該上部配
線層と前記下部配線層とを接続する工程とを有する。
〔作用〕
本発明による上記の製造方法によれば、第1の開口部5
aを穿孔する工程(第l図(d)の工程)が、SOG膜
4全面をCVD−PSG膜6で覆った状態で行われるの
で、レジスト層8はCVD−PSG膜6上に形成され、
レジスト層8除去の際の02 (酸素)プラズマに対し
て、SOG膜4がさらされることがない.したがって、
OX  (酸素)プラズマ照射に起因してSOG膜全面
に渡りクラックや剥がれを生じるという第3図の従来例
工程に伴う問題は回避できる。
またコンタクト窓5を穿孔する工程(第1図(8)の工
程)が、事前の第1図(f)の工程で、SOG膜4の端
部がCVD酸化膜7によって完全に被覆された後、行わ
れるために、第2図の従来工程で発生していたコンタク
ト窓5でのSOG膜4端部のクラック,ふくれによるA
I!.(アルミニウム)上部配線層21の断線の問題は
発生しない。この効果を生じる理由は、第2の絶縁膜6
のSOG膜4に対する密着力が/l(アルξニウム)上
部配線層21のSOG膜4に対する密着力より大である
ことによる。また第lの開口部5aを穿孔した後、SO
G膜4露出端面に若干水分が残留付着しているとしても
、次のCVD工程の初期段階において、高温のためにそ
の水分は蒸発、飛散してしまうことも、上記クランク、
ふくれ回避効果に寄与しているものと考えられる。
〔実施例〕
以下、本発明の一実施例を第1図を参照して説明する。
本発明の半導体装置の製造方法の工程説明図である第1
図のうち、(ハ)に示される完威された半導体装置は、
図示されないシリコン基板面に形成される酸化膜l表面
にAn(アルもニウム)下部配線層2を形成し、このA
l(アルミニウム)下部配線層2の表面に従来通りCV
D酸化膜3,SOG膜4,CVD−PSG膜6が重ねて
形成される他、新たにCVD−PSG膜6の表面,及び
コンタクト窓5内壁には一様なCVD酸化膜7が形成さ
れてなるものである。
それでは製造工程を順に説明していく。
第1図(a)参照 シリコン基板面に形成される酸化膜1の表面には、50
00人のAl(アルミニウム)下部配線層2がスパッタ
リング被着され、続いてパターニング形成される。この
Affi(アル逅ニウム)下部配線M2の表面を含む酸
化膜1の全面には、Alアルミニウム)下部配線層2の
ヒロックを防止するために、CVD酸化膜3が3000
人形成される。
第1図(b)参照 この後、/l(アルξニウム)下部配線層2を形成して
できた基板面の段差を平坦にするために、S O G 
(Spin On Glass )溶液として、例えば
東京応化工業■製のOCDを選んでスピンナー(回転塗
布機)で塗布し、次いで450℃.30分間の熱処理で
SOGを硬化させ、SOG膜4を形成する。
このSOG膜4は、AI!.(アルくニウム)下部配線
層2上部では、厚さ1000人,A1(アル〔ニウム)
下部配線層2上部以外では、厚さ4000人以上に形成
され、基板面はほぼ平坦化された。
第1図(C)参照 このSOG膜4の平坦面に重ねてCVD−PSG膜6を
3000人形戒する。
第1図(d)参照 このCVD−PSG膜6表面に、Al(アルξニウム)
下部配線1i2の上部に直径1.5μmの開孔を有した
レジスト層8をパターニングする。次いでこのレジスト
N8をマスクとして、CF.(四フフ化メタン),CH
F3  (三フフ化メタン),及び02 (酸素)から
なる反応ガスを用いるR I E (Reactive
 Ion Etching)により、SOG膜4を部分
的にエッチングし、直径1.5μmの第1の開口部5a
を形成する。
第1図(e)参照 レジスト層8をOX  (酸素) R I E (Re
activeIon Etching)で剥離する。こ
の時、SOC膜4の表面は、CVD−PSG膜6で覆わ
れていて、直にOtプラズマに触れることはない。
第1図(f)参照 第1の開口部5aを含む基板の全面にCVD酸化膜7を
形成する。
第1図(8)参照 さらにこのCVD酸化膜7に重ねて、第1の開口部5a
より直径の小さい1μmの開孔を有したレジスト層9を
パターニング形戒する。このパターニング形成したレジ
スト層9をマスクとして、CF4  (四フフ化メタン
),CHF3  (三フッ化メタン).及び02 (酸
素)からなる反応ガスを用いるR I E (Reac
tive Ion Itching)によって、AA(
アルミニウム)下部配線N2表面のCVD酸化膜7を除
去してAf(アルミニウム)下部配線層2の表面を露出
させる。
第1図(ロ)参照 マスクとして用いたレジスト層9は、02 (酸素) 
R I E (Reactive Ion’Etchi
ng)により除去する。こうして露出したCVD酸化膜
7表面とAl(アルξニウム)下部配線層2表面には、
上部配線となるAl(アルミニウム)をスパッタリング
被着.パターニング形成して八〇(アルミニウム)上部
配線層21を形成する。この時コンタクト窓5の内壁に
は、切れ目な< CVD酸化膜7が形成されていて、多
層断面が露出しないので、Al(アルミニウム)上部配
線層21を完全にSOG膜4から遮断できて、Af(ア
ルミニウム)上部配線層21の断線は生じにくくなる。
以上が一実施例に基づく本発明の説明である。
なお本発明は、この一実施例に限定されることなく多数
の変形が可能である。例えば眉間膜の材料は、PSG膜
,SiN膜,Sin.膜等自由に変形が可能になる。ま
た第1図(a)に対応する工程では、Al(アル≧ニウ
ム)下部配線層2の表面に、ヒロック防止のCVD酸化
膜3を3000人形成しているが、本来発明の効果には
あまり係わりがなく、熱が加わりにくい処理工程を踏む
ことができるのであれば、形成を要しない。
〔発明の効果〕
本発明の効果は、以上説明してきたように、従来、眉間
膜にSOG膜を利用した製造方法に多く発生したコンタ
クト窓内のアルξニウムの断線を一切なくすことができ
る。
第1の開口部,5・・・第2の開口部(コンタクト窓)
,6・・・CVD−PSG膜(第2の絶縁膜),7・・
・CVD酸化膜(第3の絶縁膜),8・・・レジスト層
,9・・・レジスト層である。
【図面の簡単な説明】
第1図は、本発明の一実施例に則した半導体装置の製造
方法の工程説明図.第2図は、従来の半導体装置の製造
方法の工程説明図.第3図は、従来の半導体装置の改良
された製造方法の工程説明図である。 図中、 1・・・酸化膜(基板).2・・・AN(アルξニウム
)下部配線層(下部配線層),21・・・/l(アルミ
ニウム)上部配線層(上部配線層).3・・・CvD酸
化膜,4・・・SOG膜(第1の絶縁膜),5a・・・
牛発e月r>−**伊11二βリし千:ず1羊4沓蕎【
置の堡J郎k方斌〆フエ姪説哨δa2v 1 旧(’f
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明図番 3 図 (η/)3)

Claims (1)

  1. 【特許請求の範囲】 半導体基板(1)表面に、下部配線層(2)を形成する
    工程と、 該下部配線層(2)表面に、表面を平坦化するように、
    スピン・オン法で第1の絶縁膜(4)を形成する工程と
    、 該第1の絶縁膜(4)表面に、第2の絶縁膜(6)を形
    成する工程と、 前記下部配線層(2)の上部の該第2の絶縁膜(6)、
    該第1の絶縁膜(4)を順次食刻除去して第1の開口部
    (5a)を形成する工程と、該第1の開口部(5a)内
    壁に露出した該第1の絶縁膜(4)を覆い、かつ該下部
    配線層(2)表面が露出するように、第3の絶縁膜(7
    )を形成する工程と、 該第2の絶縁膜(6)の表面に上部配線層(21)を形
    成し、該上部配線層(21)と前記下部配線層(2)と
    を接続する工程と を有する半導体装置の製造方法。
JP15521189A 1989-06-15 1989-06-15 半導体装置の製造方法 Pending JPH0319229A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5128585A (en) * 1990-03-16 1992-07-07 Thomson Consumer Electronics, Inc. Color picture tube having improved corner support for a shadow mask-frame assembly

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5128585A (en) * 1990-03-16 1992-07-07 Thomson Consumer Electronics, Inc. Color picture tube having improved corner support for a shadow mask-frame assembly

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