JPH03187244A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03187244A JPH03187244A JP32666789A JP32666789A JPH03187244A JP H03187244 A JPH03187244 A JP H03187244A JP 32666789 A JP32666789 A JP 32666789A JP 32666789 A JP32666789 A JP 32666789A JP H03187244 A JPH03187244 A JP H03187244A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多層配線構造を有する半導体装置及びその
製造方法に関するものである。
製造方法に関するものである。
近年、半導体装置の高集積化、微細化に伴い、配線構造
として多層配線構造が広く採用されており、この多層配
線技術は現在および今後の半導体装置の製造において重
要な技術のひとつとなっている。
として多層配線構造が広く採用されており、この多層配
線技術は現在および今後の半導体装置の製造において重
要な技術のひとつとなっている。
第2図は従来の半導体装置であるM OS (Meta
lOxIde 5cvieonduetor)型ICに
おいて多層配線を形成する工程の断面図であり、以下に
各工程について説明する。
lOxIde 5cvieonduetor)型ICに
おいて多層配線を形成する工程の断面図であり、以下に
各工程について説明する。
まず、第2図(a)に示すように、p型シリコン)
基板1の表面に熱酸化により薄いシリコン酸化膜が形成
され、このシリコン酸化膜の上面全面にミリコン窒化膜
が所定膜厚に形成されたのち、フォトリソグラフィ技術
によるパターニングが行ゎ才て、シリコン窒化膜が選択
的に除去され、残っ六シリコン窒化膜をマスクとして熱
酸化等によりみ板1のシリコン窒化膜を除去した部分に
シリコシ酸化膜からなる厚いフィールド酸化膜2が形成
される。
され、このシリコン酸化膜の上面全面にミリコン窒化膜
が所定膜厚に形成されたのち、フォトリソグラフィ技術
によるパターニングが行ゎ才て、シリコン窒化膜が選択
的に除去され、残っ六シリコン窒化膜をマスクとして熱
酸化等によりみ板1のシリコン窒化膜を除去した部分に
シリコシ酸化膜からなる厚いフィールド酸化膜2が形成
される。
その後マスクに用いたシリコン窒化膜とその1の薄いシ
リコン酸化膜が除去され、基板lの上清全面に、例えば
熱酸化によりゲート酸化膜3がル或され、CV D (
CheIlical Vapor Depositio
n) tにより多結晶シリコン膜4aが所定膜厚に形成
されたのち、例えばスパッタ法によりモリブデンシリサ
イド(MOSi2)膜4bが所定膜厚形成され、フォト
リソグラフィ技術によるバターニングにより、多結晶シ
リコン膜4a及びM o 512 M4bが選択的に除
去され、これにより多結晶シリコン膜4a及びM o
S i2膜4bの二重構造のポリサイドからなるゲート
電極としての第1の配線層4が所定パターンに形成され
、その後、n型の不純物1例えばリン(P)、砒素(A
s)等がイオン注入されて第1の配置11!4の両側の
基板1の表面にn型の拡散層5が形成される。
リコン酸化膜が除去され、基板lの上清全面に、例えば
熱酸化によりゲート酸化膜3がル或され、CV D (
CheIlical Vapor Depositio
n) tにより多結晶シリコン膜4aが所定膜厚に形成
されたのち、例えばスパッタ法によりモリブデンシリサ
イド(MOSi2)膜4bが所定膜厚形成され、フォト
リソグラフィ技術によるバターニングにより、多結晶シ
リコン膜4a及びM o 512 M4bが選択的に除
去され、これにより多結晶シリコン膜4a及びM o
S i2膜4bの二重構造のポリサイドからなるゲート
電極としての第1の配線層4が所定パターンに形成され
、その後、n型の不純物1例えばリン(P)、砒素(A
s)等がイオン注入されて第1の配置11!4の両側の
基板1の表面にn型の拡散層5が形成される。
つぎに、第2図(b)に示すように、第1の配線層4を
被覆して基板lの上面全面に、例えばcVD法により所
定膜厚に層間絶縁膜6が形成されたのち、同図(C)に
示すように、層間絶縁膜6がフォトリソグラフィ技術に
よるパターニングにより選択的に除去され、層間絶縁膜
6にスルーホール7が形成され、このスルーホール7に
第1の配線層4が露出される。
被覆して基板lの上面全面に、例えばcVD法により所
定膜厚に層間絶縁膜6が形成されたのち、同図(C)に
示すように、層間絶縁膜6がフォトリソグラフィ技術に
よるパターニングにより選択的に除去され、層間絶縁膜
6にスルーホール7が形成され、このスルーホール7に
第1の配線層4が露出される。
そして、第2図(d>に示すように、スルーポルルア内
及び層間絶縁膜6上、例えばスパッタ法により所定膜厚
にアルミニウム(,6fI)膜が形成され、フォトリソ
グラフィ技術によるバターニングによりA1膜が選択的
に除去されて第2の配線層8が所定パターンに形成され
、その後同図(e)に示すように、第2の配線層8上及
び層間絶縁膜6上に、例えばプラズマCVD法により、
シリコン窒化膜からなるパッシベーション膜9が形成さ
れる。
及び層間絶縁膜6上、例えばスパッタ法により所定膜厚
にアルミニウム(,6fI)膜が形成され、フォトリソ
グラフィ技術によるバターニングによりA1膜が選択的
に除去されて第2の配線層8が所定パターンに形成され
、その後同図(e)に示すように、第2の配線層8上及
び層間絶縁膜6上に、例えばプラズマCVD法により、
シリコン窒化膜からなるパッシベーション膜9が形成さ
れる。
ICの集積度が高くなるに連れて配線層の幅は細くなり
、また薄膜化される傾向にあり、これに伴い、lからな
る第2の配線層8のエレクトロマイグレーションやパッ
シベーション膜9からの応力によるストレスマイグレー
ションが第2の配線層8の信頼性に大きな影響を与えて
いる。
、また薄膜化される傾向にあり、これに伴い、lからな
る第2の配線層8のエレクトロマイグレーションやパッ
シベーション膜9からの応力によるストレスマイグレー
ションが第2の配線層8の信頼性に大きな影響を与えて
いる。
すなわち、第2図(e)に示すように第1の配線層4に
多結晶シリコン膜4aとM o S i2膜4bの二重
構造であるポリサイドを用い、金属配線である第2の配
線層8にAllを用いているため、Mo S 12膜4
bの結晶粒が小さく結晶性が悪い場合、その上にスパッ
タリングにより、堆積される第2の配線層8はその影響
を受け、特にM o S i2膜4bと第2の配線層8
との界面付近において結晶粒が成長せず、結晶粒が小さ
く結晶性が悪くなるという問題点があった。
多結晶シリコン膜4aとM o S i2膜4bの二重
構造であるポリサイドを用い、金属配線である第2の配
線層8にAllを用いているため、Mo S 12膜4
bの結晶粒が小さく結晶性が悪い場合、その上にスパッ
タリングにより、堆積される第2の配線層8はその影響
を受け、特にM o S i2膜4bと第2の配線層8
との界面付近において結晶粒が成長せず、結晶粒が小さ
く結晶性が悪くなるという問題点があった。
このような場合に、第2の配線層8がパッシベーション
膜9から引張り応力を受けたときに、結晶粒が小さく結
晶性の悪い第2の配線層8とM。
膜9から引張り応力を受けたときに、結晶粒が小さく結
晶性の悪い第2の配線層8とM。
S L 2膜4bとの界面が容易に分離して第2図(e
)に示すような空隙10を生じ、断線が発生し、この現
象は、ICの集積度が増し、第2の配線層8の幅や厚み
が小さくなるほど顕著になる。
)に示すような空隙10を生じ、断線が発生し、この現
象は、ICの集積度が増し、第2の配線層8の幅や厚み
が小さくなるほど顕著になる。
この発明は、上記の様な問題点を解消するためになされ
たもので、信頼性の高い多層配線構造を有する半導体装
置を提供できるようにすることを目的とする。
たもので、信頼性の高い多層配線構造を有する半導体装
置を提供できるようにすることを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体装置は、半導体基板上に形成され
た第1の配線層と、前記基板上及び前記第1の配線層上
に形成された絶縁膜と、前記絶縁膜に形成され前記第1
の配線層が露出したスルーホールと、前記スルーホール
の内壁に沿って形成され前記第1の配線層に接触した第
2の配線層と、前記第2の配線層上に形成されたパッシ
ベーション膜とを備えた半導体装置において、前記スル
ーホールの内側の前記パッシベーション膜に空洞を有す
ることを特徴としている。
た第1の配線層と、前記基板上及び前記第1の配線層上
に形成された絶縁膜と、前記絶縁膜に形成され前記第1
の配線層が露出したスルーホールと、前記スルーホール
の内壁に沿って形成され前記第1の配線層に接触した第
2の配線層と、前記第2の配線層上に形成されたパッシ
ベーション膜とを備えた半導体装置において、前記スル
ーホールの内側の前記パッシベーション膜に空洞を有す
ることを特徴としている。
また、その製造方法として、半導体基板上に第1の配線
層を形成する工程と、前記基板上及び前記第1の配線層
上に絶縁膜を形成する工程と、前記絶縁膜にスルーホー
ルを形成して前記第1の配線層を露出する工程と、前記
スルーホールの内壁に沿い前記第1の配線層に接触して
第2の配線層を形成する工程とを含む半導体装置の製造
方法において、前記第2の配線層の形成後に、前記スル
ーホールの内側部分に空洞を有するパッシベーション膜
を前記第2の配線層上に形成する工程を設ければよい。
層を形成する工程と、前記基板上及び前記第1の配線層
上に絶縁膜を形成する工程と、前記絶縁膜にスルーホー
ルを形成して前記第1の配線層を露出する工程と、前記
スルーホールの内壁に沿い前記第1の配線層に接触して
第2の配線層を形成する工程とを含む半導体装置の製造
方法において、前記第2の配線層の形成後に、前記スル
ーホールの内側部分に空洞を有するパッシベーション膜
を前記第2の配線層上に形成する工程を設ければよい。
この発明においては、スルーホールの内側のパッシベー
ション膜に空洞を有するため、スルーホールの底部に位
置する第1の配線層にかかるパッシベーション膜からの
応力が大幅に軽減され、従来のような第1及び第2の配
線層の界面における空隙の発生が防止され、断線が防止
される。
ション膜に空洞を有するため、スルーホールの底部に位
置する第1の配線層にかかるパッシベーション膜からの
応力が大幅に軽減され、従来のような第1及び第2の配
線層の界面における空隙の発生が防止され、断線が防止
される。
また、第2の配線層の形成後に、スルーホールの内側部
分に空洞を有するパッシベーション膜を形成することに
より、第1及び第2の配線層の間の断線が防止され、信
頼性の高い多層配線構造の半導体装置が得られる。
分に空洞を有するパッシベーション膜を形成することに
より、第1及び第2の配線層の間の断線が防止され、信
頼性の高い多層配線構造の半導体装置が得られる。
第1図はこの発明の半導体装置の製造方法の一実施例を
示し、以下に各工程について説明する。
示し、以下に各工程について説明する。
ここで、第1図(a)〜(C)に示す工程は、前述した
第2図(a)〜(e)それぞれと同じ工程である。
第2図(a)〜(e)それぞれと同じ工程である。
すなわち、第1図(a)に示すよう1こ、p型シリコン
基板11上にシリコン酸化膜からなるフィールド絶縁膜
12及びゲート酸化膜13が形成されるとともに、多結
晶シリコン膜14a及びM o Sl 214 bの二
重構造のポリサイドからなる所定パターンの第1−の配
線層14が形成され、第1の配線層14の両側の基板l
の表面にn型拡散層15が形成されたのち、同図(b)
に示すように、全面に層間絶縁膜16が形成され、その
後同図(e)に示すように、層間絶縁膜16にスルーホ
ール17が形成され、第1の配線層14が露出される。
基板11上にシリコン酸化膜からなるフィールド絶縁膜
12及びゲート酸化膜13が形成されるとともに、多結
晶シリコン膜14a及びM o Sl 214 bの二
重構造のポリサイドからなる所定パターンの第1−の配
線層14が形成され、第1の配線層14の両側の基板l
の表面にn型拡散層15が形成されたのち、同図(b)
に示すように、全面に層間絶縁膜16が形成され、その
後同図(e)に示すように、層間絶縁膜16にスルーホ
ール17が形成され、第1の配線層14が露出される。
つぎに、第1図(d)に示すように、前述した第2図(
d)と同様の工程により、スルーホール17の内壁及び
該スルーホール17の周縁の層間絶縁膜16上の一部に
、断面凹状の所定パターンにA1からなる第2の配線層
18が形成され、第2の配線層18がスルーホール17
に露出した第1の配線層14に接触され、その後第1図
(e)に示すように、第2の配線層18上及び層間絶縁
膜16上にプラズマCVD法等によりシリコン窒化膜か
らなるパッシベーション膜19が形成される。
d)と同様の工程により、スルーホール17の内壁及び
該スルーホール17の周縁の層間絶縁膜16上の一部に
、断面凹状の所定パターンにA1からなる第2の配線層
18が形成され、第2の配線層18がスルーホール17
に露出した第1の配線層14に接触され、その後第1図
(e)に示すように、第2の配線層18上及び層間絶縁
膜16上にプラズマCVD法等によりシリコン窒化膜か
らなるパッシベーション膜19が形成される。
このとき、例えばパッシベーション膜1つとなるシリコ
ン窒化膜の堆積温度を従来よりも低くしてシリコン窒化
膜のカバレッジ性を低下させ、すなわち横方向への成長
率を縦方向への成長率より大きくしてシリコン窒化膜を
堆積してカバレッジ性を低下させることにより、スルー
ホール17の底部の第2の配線層18上におけるシリコ
ン窒化膜の上下方向への成長速度に比べ、スルーホール
17の上側の第2の配線層18上におけるシリコン窒化
膜の横方向への成長速度の方が大きくなるため、スルー
ホール17の上側において、シリコン窒化膜が空洞20
を残した状態でくっつき、その結果スルーホール17の
内側に空洞20を有するパッシベーション膜1つが形成
される。
ン窒化膜の堆積温度を従来よりも低くしてシリコン窒化
膜のカバレッジ性を低下させ、すなわち横方向への成長
率を縦方向への成長率より大きくしてシリコン窒化膜を
堆積してカバレッジ性を低下させることにより、スルー
ホール17の底部の第2の配線層18上におけるシリコ
ン窒化膜の上下方向への成長速度に比べ、スルーホール
17の上側の第2の配線層18上におけるシリコン窒化
膜の横方向への成長速度の方が大きくなるため、スルー
ホール17の上側において、シリコン窒化膜が空洞20
を残した状態でくっつき、その結果スルーホール17の
内側に空洞20を有するパッシベーション膜1つが形成
される。
従って、このようにして形成された半導体装置では、ス
ルーホール17の内側の空洞20により、スルーホール
底部17の底部の第2の配線層18には、パッシベーシ
ョン膜19からの引張り応力がかからないため、第1の
配線層14と第2の配線層18との密着性の向上を図る
ことができ、従来のようなM o S i 2膜14b
と第2の配線層18との界面に生じる空隙による断線の
発生を防止することができる。
ルーホール17の内側の空洞20により、スルーホール
底部17の底部の第2の配線層18には、パッシベーシ
ョン膜19からの引張り応力がかからないため、第1の
配線層14と第2の配線層18との密着性の向上を図る
ことができ、従来のようなM o S i 2膜14b
と第2の配線層18との界面に生じる空隙による断線の
発生を防止することができる。
なお、上記実施例では、第1の配線層14が多結晶シリ
コン膜14aと、MO8i2膜14b膜中4bイドから
なり、第2の配線層上8からなる場合について説明した
が、これら以外の材料からなる場合であってもよいのは
勿論であり、例えば両配線層とも、或いはいずれか一方
が、タングステン(W)、モリブデン(Mo)、チタン
(Tt)等の高融点金属や高融点シリサイド(W S
s 2 。
コン膜14aと、MO8i2膜14b膜中4bイドから
なり、第2の配線層上8からなる場合について説明した
が、これら以外の材料からなる場合であってもよいのは
勿論であり、例えば両配線層とも、或いはいずれか一方
が、タングステン(W)、モリブデン(Mo)、チタン
(Tt)等の高融点金属や高融点シリサイド(W S
s 2 。
M o S 1 、T t S 2等)、更には多結
晶シリコン、アルミシリサイド、その他のアルミ合金或
いはこれらの複合材からなるものであってもよい。
晶シリコン、アルミシリサイド、その他のアルミ合金或
いはこれらの複合材からなるものであってもよい。
また、上記実施例では、第1の配線層14が二重構造の
場合について説明したが、これに限定されるものではな
く、第1の配線層14がさらに多層化された構造であっ
てもよい。
場合について説明したが、これに限定されるものではな
く、第1の配線層14がさらに多層化された構造であっ
てもよい。
さらに、半導体基板は、前述したシリコン基板に限らな
いのは言うまでもない。
いのは言うまでもない。
以上のように、この発明によれば、スルーホールの内側
のパッシベーション膜に空洞を有するため、スルーホー
ルの底部に位置する第1の配線層にかかるパッシベーシ
ョン膜からの応力を大幅に軽減することができ、従来の
ような第1及び第2の配線層の界面における空隙の発生
を防止して、断線を防止することができる。
のパッシベーション膜に空洞を有するため、スルーホー
ルの底部に位置する第1の配線層にかかるパッシベーシ
ョン膜からの応力を大幅に軽減することができ、従来の
ような第1及び第2の配線層の界面における空隙の発生
を防止して、断線を防止することができる。
また、第2の配線層の形成後に、スルーホールの内側部
分に空洞を有するパッシベーション膜を形成することに
より、第1及び第2の配線層の間の断線を防止でき、信
頼性の高い多層配線構造の半導体装置を得ることができ
る。
分に空洞を有するパッシベーション膜を形成することに
より、第1及び第2の配線層の間の断線を防止でき、信
頼性の高い多層配線構造の半導体装置を得ることができ
る。
第1図はこの発明の半導体装置及びその製造方法の一実
施例の各工程の断面図、第2図は従来の半導体装置の製
造方法の各工程の断面図である。 図において、11はシリコン基板、14は第1の配線層
、16は層間絶縁膜、17はスルーホール、18は第2
の配線層、19はパッシベーション膜、20は空洞であ
る。 なお、各図中同一符号は同一または相当部分を示す。
施例の各工程の断面図、第2図は従来の半導体装置の製
造方法の各工程の断面図である。 図において、11はシリコン基板、14は第1の配線層
、16は層間絶縁膜、17はスルーホール、18は第2
の配線層、19はパッシベーション膜、20は空洞であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- (1)半導体基板上に形成された第1の配線層と、前記
基板上及び前記第1の配線層上に形成された絶縁膜と、
前記絶縁膜に形成され前記第1の配線層が露出したスル
ーホールと、前記スルーホールの内壁に沿って形成され
前記第1の配線層に接触した第2の配線層と、前記第2
の配線層上に形成されたパッシベーション膜とを備えた
半導体装置において、 前記スルーホールの内側の前記パッシベーション膜に空
洞を有することを特徴とする半導体装置。 - (2)半導体基板上に第1の配線層を形成する工程と、
前記基板上及び前記第1の配線層上に絶縁膜を形成する
工程と、前記絶縁膜にスルーホールを形成して前記第1
の配線層を露出する工程と前記スルーホールの内壁に沿
い前記第1の配線層に接触して第2の配線層を形成する
工程とを含む半導体装置の製造方法において、 前記第2の配線層の形成後に、前記スルーホールの内側
部分に空洞を有するパッシベーション膜を前記第2の配
線層上に形成する工程を設けたことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32666789A JPH03187244A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32666789A JPH03187244A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03187244A true JPH03187244A (ja) | 1991-08-15 |
Family
ID=18190322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32666789A Pending JPH03187244A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03187244A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5578872A (en) * | 1992-07-27 | 1996-11-26 | Sgs-Thomson Microelectronics, Inc. | Planar contact with a void |
-
1989
- 1989-12-15 JP JP32666789A patent/JPH03187244A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5578872A (en) * | 1992-07-27 | 1996-11-26 | Sgs-Thomson Microelectronics, Inc. | Planar contact with a void |
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