JPH03179491A - Memory access system for display - Google Patents

Abstract

PURPOSE:To reduce the current consumption by assigning an access cycle of a KANJI(Chinese character) code for a memory when attribute data does not indicate a display of KANJI, and setting one access cycle of the KANJI code for every N cycles and assigning the remaining cycles as read/write cycles of a processor when the attribute data indicates the display of KANJI. CONSTITUTION:When the attribute data does not indicates the display of KANJI, in a display control circuit 2, the access cycle of the KANJI code for the memory 7 is assigned as the read/write cycle of the memory 7 according to the indication of an assignment means 5. When the display of KANJI is indicated, on the other hand, one access cycle of the KANJI code for the memory 7 is set for every N cycles, the currently read KANJI code is held in a holding means 4, and the KANJI code held by the holding means 4 is used in the remaining (N-1) cycles to read a KANJI pattern out of a character pattern generating means 3. Then the remaining (N-1) cycles of the memory 7 are assigned as read/write cycles of the memory 7 for the processor 1. Consequently, the current consumption is reducible.

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 ＡＮＫ文字や漢字等を表示する装置で、表示用メモリに
対する無駄なアクセスを防止し、消費電流の節減とアク
セス時間のマージンを増加させる表示用メモリアクセス
方式に関し、 消費電流の節減と、メモリに対するアクセス時間のマー
ジン増大を目的とし、 ＡＮＫコード及び属性データと、漢字コードを記憶する
メモリと、メモリからＡＮＫコード及び属性データか又
は漢字コードを交互に読出し、メモリから読出した属性
データが漢字の表示を指示しない時は、ＡＮＫ文字パタ
ーンを表示させ、属性データが漢字の表示を指示する時
は、ＡＮＫ文字のＮ倍の領域を持つ漢字パターンを、Ａ
ＮＫ文字表示のＮ倍のサイクルを使用して表示させる装
置において、メモリから読出された漢字コードを保持す
る保持手段と、メモリに対する漢字コードのアクセスサ
イクルを、プロセッサのリード／ライトサイクルに割当
てる割当手段とを設け、属性データが漢字の表示を指示
しない場合は、メモリに対する漢字コードのアクセスサ
イクルを、プロセンサのリード／ライトサイクルに割当
て、属性データが漢字の表示を指示する場合は、メモリ
に対する漢字コードのアクセスサイクルを、Ｎサイクル
毎に１回とし、残りの（Ｎ−１）サイクルは、プロセッ
サのリード／ライトサイクルに８１当てる構成とする。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Application Fields Conventional Technology Problems to be Solved by the Invention Means for Solving the Problems Actions Examples Effects of the Invention [Summary] Displaying ANK characters, kanji, etc. Regarding a display memory access method that prevents unnecessary access to display memory in devices, reduces current consumption, and increases the margin of access time. A memory that stores ANK codes, attribute data, and kanji codes, and ANK codes and attribute data or kanji codes are read out alternately from the memory, and when the attribute data read from the memory does not indicate the display of kanji, the ANK character pattern is , and when the attribute data instructs the display of kanji, a kanji pattern with an area N times the area of the ANK character is
In a device that uses N times as many cycles to display NK characters, a holding means holds the kanji code read from the memory, and an allocation means allocates the access cycle of the kanji code to the memory to the read/write cycle of the processor. If the attribute data does not instruct the display of kanji, the access cycle of the kanji code to the memory is assigned to the read/write cycle of the processor, and if the attribute data instructs the display of kanji, the kanji code access cycle to the memory is assigned. The access cycle is set once every N cycles, and the remaining (N-1) cycles are used for 81 read/write cycles of the processor.

〔産業上の利用分野〕[Industrial application field]

本発明は表示パネルにＡＮＫ文字や漢字等を表示する装
置に係り、特に文字コードや属性データを記憶する表示
用メモリに対する無駄なアクセスを防止して、消費電流
の節減とアクセス時間のマージン増加を可能とする表示
用メモリアクセス方式に関する。The present invention relates to a device that displays ANK characters, kanji, etc. on a display panel, and in particular prevents unnecessary access to display memory that stores character codes and attribute data, thereby reducing power consumption and increasing the margin of access time. This invention relates to a display memory access method that enables display memory access.

近年、パーソナルコンピュータやワードプロセッサ等の
普及に伴い、小型で持ち運びに便利な携帯型装置が開発
されているが、これらの装置は電源に電池等を用い、液
晶表示パネルにＡＮＫ文字や漢字等を表示するものがあ
る。In recent years, with the spread of personal computers, word processors, etc., small and easy-to-carry portable devices have been developed, but these devices use batteries as power sources and display ANK characters, kanji, etc. on the liquid crystal display panel. There is something to do.

そして、これらの装置はＡＮＫコード、属性データ及び
漢字コード等を一つのＶＲＡＭ（ビデオＲＡＭ）に格納
し、このＶＲＡＭを連続的にアクセスして表示を行って
いるが、一画面の表示時間は、ちらつきが発生しない速
度ということで、−般に１／６０−１／７０秒と定めら
れており、このＶＲＡＭに対するアクセス時間に制約が
生じて来る。These devices store ANK codes, attribute data, kanji codes, etc. in one VRAM (video RAM), and continuously access this VRAM for display, but the display time of one screen is The speed at which flickering does not occur is generally set at 1/60 to 1/70 seconds, and there are restrictions on the access time to this VRAM.

従って、一画面分のデータを読出すためのＶＲＡＭに対
するアクセス時間は短いことが必要であり、又、ＶＲＡ
Ｍをアクセスする度に電流を消費するため、電池が消耗
するが、電池の寿命を延ばすためには、この消費電流は
少ないことが望ましい。Therefore, it is necessary that the access time to VRAM to read data for one screen is short, and
Since current is consumed every time M is accessed, the battery is consumed, but in order to extend the life of the battery, it is desirable that this current consumption be small.

〔従来の技術〕[Conventional technology]

第４図は従来技術の一例を説明する図である。 FIG. 4 is a diagram illustrating an example of the prior art.

液晶表示パネルにデータを表示する携帯型コンピュータ
等は消費電流を少なくすると共に、メモリを実装する容
積を小さくするため、ＶＲＡＭは一つであり、第４図（
ａ）に示す如く、例えば、同一メモリ上にＡＮＫコード
と属性データが記録される領域と、漢字コードの記録さ
れる領域が割当てられている。Portable computers, etc. that display data on a liquid crystal display panel have only one VRAM in order to reduce current consumption and the volume in which memory is mounted, as shown in Figure 4 (
As shown in a), for example, an area where ANK codes and attribute data are recorded and an area where Kanji codes are recorded are allocated on the same memory.

そして、ＡＮＫコードは８ビツトで、属性データも８ビ
ツトであり、漢字データは１６ビツトである。そして、
ＶＲＡＭはワード単位（１６ビツト）でアクセスされる
。The ANK code is 8 bits, the attribute data is also 8 bits, and the Kanji data is 16 bits. and,
VRAM is accessed in word units (16 bits).

ＶＲＡＭを用いて文字等を表示させる場合、文字発生回
路を用い、ＶＲＡＭから読出されたＡＮＫコード又は漢
字コードに対応する文字パターンを読出すが、ＡＮＫコ
ードの場合は、同時に読出された属性コードが指定する
表示方法に基づき、文字発生回路から液晶パネルの走査
タイミングに同期して、例えば、８ビツトずつＡＮＫ文
字パターンが読出され、漢字コードの場合は、文字発生
回路から液晶パネルの走査タイミングに同期して、８ビ
ツトずつ漢字文字パターンが読出される。When displaying characters using VRAM, a character generation circuit is used to read character patterns corresponding to the ANK code or Kanji code read from the VRAM, but in the case of ANK codes, the attribute code read at the same time is Based on the specified display method, for example, ANK character patterns are read out in 8-bit increments from the character generation circuit in synchronization with the scan timing of the liquid crystal panel.In the case of Kanji codes, the character generation circuit reads out the ANK character pattern in synchronization with the scan timing of the liquid crystal panel. Then, the Kanji character pattern is read out 8 bits at a time.

従って、例えば、液晶表示パネルに表示されるＡＮＫ文
字が８×１６ドツト（横８ドツト縦１６ドツト）であり
、漢字文字が１６Ｘ１６ドツトであり、液晶表示パネル
のライン方向の最大ドツト数が６４０ドツトとすると、
ＡＮＫ文字は最大８０文字表示され、漢字は４０文字表
示される。そして、漢字１文字を表示する時間は、ＡＮ
Ｋ文字２文字分の時間を必要とする。Therefore, for example, if the ANK character displayed on the LCD panel is 8 x 16 dots (8 horizontal dots and 16 vertical dots), the Kanji character is 16 x 16 dots, and the maximum number of dots in the line direction of the LCD panel is 640 dots. Then,
Up to 80 ANK characters are displayed, and 40 Kanji characters are displayed. And the time to display one kanji character is AN
It takes time for 2 K characters.

又、１６ライン走査することで、１行分の文字が表示さ
れるが、このため、ＡＮＫ文字は文字発生回路の同一文
字パターンを１６回読出す必要があり、漢字は文字発生
回路の同一文字パターンを３２回読出す必要がある。Also, by scanning 16 lines, one line of characters is displayed, but for this reason, for ANK characters it is necessary to read the same character pattern of the character generation circuit 16 times, and for Kanji characters, it is necessary to read the same character pattern of the character generation circuit 16 times. needs to be read 32 times.

このため、ＶＲＡＭ上の同一文字コードに対するアクセ
ス回数も、上記回数に対応して、ＡＮＫコード及び属性
データ記録領域に対しては１６回必要で、漢字コード記
録領域に対しては３２回必要であり、第４図（ｂ）に示
す如く、■のサイクルで液晶表示パネル上の表示位置に
対応するＶＲＡＭ上のアドレス領域に格納されているＡ
ＮＫコードと属性データが読出され、■のサイクルで漢
字コードが読出され、■のサイクルでＡＮＫコードと属
性データが読出され、■のサイクルで漢字コードが言売
出され、■のサイクルでプロセッサのリード／ライトが
行われ、この繰り返しが連続的に実行される。For this reason, the number of accesses to the same character code on VRAM corresponds to the above number of times: 16 times are required for the ANK code and attribute data recording area, and 32 times are required for the kanji code recording area. , as shown in FIG. 4(b), in the cycle (■), A is stored in the address area on the VRAM corresponding to the display position on the liquid crystal display panel.
The NK code and attribute data are read out, the kanji code is read out in the ■ cycle, the ANK code and attribute data are read out in the ■ cycle, the kanji code is issued in the ■ cycle, and the processor reads in the ■ cycle. /write is performed, and this repetition is executed continuously.

そして、■のサイクルで読出された属性データの中の漢
字表示ビットが、例えば論理“１”の時は、■のサイク
ルで読出された漢字コードによって、文字発生回路から
読出された８ピントが液晶表示パネルに送出され、■の
サイクルで読出されたＡＮＫコードは無視される。When the Kanji display bit in the attribute data read in the cycle ■ is, for example, logic "1", the 8 pins read out from the character generation circuit are displayed on the LCD according to the Kanji code read out in the cycle ■. The ANK code sent to the display panel and read in the cycle 2 is ignored.

又、■のサイクルで読出された属性データの中の漢字表
示ビットが論理“Ｏ″の時は、■のサイクルで読出され
たＡＮＫコードによって、文字発生回路から読出された
８ビツトが液晶表示パネルに送出され、■のサイクルで
読出された漢字コードは無視される。Also, when the kanji display bit in the attribute data read in the cycle (■) is logic "O", the 8 bits read out from the character generation circuit are displayed on the liquid crystal display panel by the ANK code read out in the cycle (■). The kanji code sent in the cycle ■ and read in the cycle ■ is ignored.

同様に、■のサイクルで読出された属性データの中の漢
字表示ビットが論理“１“の時は、■のサイクルで読出
された漢字コードによって、文字発生回路から読出され
た８ビツトが液晶表示パネルに送出され、■のサイクル
で読出されたＡＮＫコードは無視される。Similarly, when the Kanji display bit in the attribute data read in the cycle ■ is logic "1", the 8 bits read out from the character generation circuit are displayed on the liquid crystal display according to the Kanji code read out in the cycle ■. The ANK code sent to the panel and read in the cycle 2 is ignored.

又、■のサイクルで読出された属性データの中の漢字表
示ビットが論理“０”の時は、■のサイクルで読出され
たＡＮＫコードによって、文字発生回路から読出された
８ビツトが液晶表示パネルに送出され、■のサイクルで
読出された漢字コードは無視される。Also, when the kanji display bit in the attribute data read in the cycle (■) is logic "0", the 8 bits read out from the character generation circuit are displayed on the liquid crystal display panel by the ANK code read out in the cycle (■). The kanji code sent in the cycle ■ and read in the cycle ■ is ignored.

そして、■のサイクルでプロセッサによる表示データの
書替えが行われる。Then, in the cycle (3), the display data is rewritten by the processor.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記の如く、従来はＶＲＡＭからＡＮＫ文字では２文字
分、漢字では１文字分のデータを読出すために、４×３
２サイクルとデータ書替えに１×３２サイクルが割当て
られており、液晶表示パネルに漢字を４００字表示する
とすれば、ちらつきが起こらないようにするという前記
の如きＶＲＡＭに対するアクセス時間の制約に対し、マ
ージンが殆ど無いという問題がある。As mentioned above, conventionally, in order to read data for two ANK characters or one character for Kanji from VRAM, a 4x3
2 cycles and 1×32 cycles are allocated for data rewriting, and if 400 kanji characters are to be displayed on the liquid crystal display panel, there is a margin for the above-mentioned access time constraints for VRAM to prevent flickering. The problem is that there are almost no

又、ＶＲＡＭから総てのデータを読出して、必要の無い
データは無視している。例えば、漢字の表示が不要であ
っても、漢字コードを読出し、この漢字コードを無視し
ているが、このため、ＶＲＡＭに対する無駄なアクセス
が行われ、このアクセスのために無駄な消費電流が発生
するという問題がある。Also, all data is read from the VRAM, and unnecessary data is ignored. For example, even if it is not necessary to display a kanji character, the kanji code is read and ignored, but this causes unnecessary access to VRAM, and this access generates wasted current consumption. There is a problem with doing so.

又、更に、漢字を表示する場合も、■のサイクルで読出
す漢字コードと■のサイクルで読出す漢字コードは同一
である（■サイクルでは文字発生回路から漢字の左半分
のパターンを現す８ビツトを読出すために必要な漢字コ
ードを読出し、■サイクルでは文字発生回路から漢字の
右半分のパタ−ンを現す８ビツトを読出ずために必要な
漢字コードを読出す。従って、同一漢字コードを２回読
出している）ため、■のサイクルによるアクセスは部数
であり、同様に無駄な消費電流を発生するという問題が
ある。Furthermore, when displaying kanji, the kanji code read in the cycle ■ and the kanji code read in the cycle In the ■ cycle, read the kanji code necessary to read out the 8 bits that represent the pattern on the right half of the kanji from the character generation circuit.Therefore, if the same kanji code is Therefore, the number of accesses in the cycle (2) is limited to the number of copies, and there is also the problem of wasteful current consumption.

本発明はこのような問題点に鑑み、漢字の表示が不要な
場合は、漢字コードを読出す■と■のサイクルをプロセ
ッサのリード／ライトサイクルに割当てて、■のサイク
ルを削除し、漢字を表示する場合も、同一漢字コードを
読出す■のサイクルをプロセンサのリード／ライトサイ
クルに割当てて、■のサイクルを削除することにより、
消費電流の節減と、ＶＲＡＭに対するアクセス時間のマ
ージンを増大させることを目的としている。In view of these problems, the present invention allocates the cycles of ■ and ■ for reading the kanji code to the read/write cycle of the processor, deletes the cycle of ■, and displays the kanji when it is not necessary to display the kanji. When displaying, by assigning the ■ cycle that reads the same kanji code to the read/write cycle of the Prosensor and deleting the ■ cycle,
The purpose is to reduce current consumption and increase the margin of access time to VRAM.

〔課題を解決するための手段］ 第１図は本発明の詳細な説明する図である。[Means to solve the problem] FIG. 1 is a diagram explaining the present invention in detail.

表示制御回路２はプロセッサ１が送出するアドレスとデ
ータに基づき、ＡＮＫコード及び属性データと、漢字コ
ードとを第４図（ａ）に示す如くメモリ７に記憶させる
。そして、メモリ７からＡＮＫコード及び属性データか
又は漢字コードを交互に読出し、メモリ７から読出した
属性データが漢字の表示を指示していない時は、読出し
たＡＮＫコードに基づき文字パターン発生手段３から読
出させたＡＮＫ文字パターンを表示パネル６に送出して
表示させ、属性データが漢字の表示を指示していた時は
、読出した漢字コードに基づき文字パターン発生手段３
から読出させたＡＮＫ文字のＮ倍の領域を持つ漢字パタ
ーンを、ＡＮＫ文字表示のＮ倍のサイクルを使用して表
示パネル６に表示させる。Based on the address and data sent by the processor 1, the display control circuit 2 stores the ANK code, attribute data, and Kanji code in the memory 7 as shown in FIG. 4(a). Then, the ANK code and the attribute data or the kanji code are alternately read out from the memory 7, and when the attribute data read out from the memory 7 does not instruct the display of kanji, the character pattern generating means 3 is generated based on the read out ANK code. The read ANK character pattern is sent to the display panel 6 for display, and when the attribute data indicates the display of kanji, the character pattern generating means 3 is sent based on the read kanji code.
A kanji pattern having an area N times larger than that of the ANK characters read from is displayed on the display panel 6 using N times the cycle of ANK character display.

この時表示制御回路２は、メモリ７から読出した属性デ
ータが漢字の表示を指示していない場合は、割当手段５
の指示により、メモリ７に対する漢字コードのアクセス
サイクルを、プロセッサｌのメモリ７に対するリード／
ライトサイクルに割当て、属性データが漢字の表示を指
示している場合は、メモリ７に対する漢字コードのアク
セスサイクルを、Ｎサイクル毎に１回とし、この時続出
した漢字コードを保持手段４に保持させ、残りの（Ｎ−
１）サイクルは、保持手段４が保持する漢字コードを用
いて、文字パターン発生手段３から漢字パターンを読出
させる。そして、メモリ７に対する残りの（Ｎ−１）サ
イクルは、プロセッサｌのメモリ７に対するリード／ラ
イトサイクルに割当てる。At this time, if the attribute data read from the memory 7 does not instruct display of kanji, the display control circuit 2 controls the allocation means 5
According to the instruction, the access cycle of the kanji code to the memory 7 is changed to
When assigned to a write cycle and the attribute data instructs to display a kanji, the kanji code is accessed once every N cycles to the memory 7, and the kanji code that is successively displayed at this time is held in the holding means 4. , the remaining (N-
1) The cycle reads a kanji pattern from the character pattern generation means 3 using the kanji code held by the holding means 4. The remaining (N-1) cycles for the memory 7 are allocated to read/write cycles for the memory 7 by the processor l.

〔作用〕[Effect]

上記の如く構成することにより、漢字の表示が不要な場
合は、漢字コードを読出すためのメモリ７に対するアク
セスサイクルを、プロセッサ１のリード／ライトサイク
ルに割当て、漢字を表示する場合も、同一漢字コードを
読出すためのメモリ７に対するアクセスサイクルを、プ
ロセッサ１のリード／ライトサイクルに割当てることが
可能となるため、従来プロセッサ１に割当てていたメモ
’Ｊ　７に対するリード／ライトサイクルを削除するこ
とが出来る。従って、消費電流の節減と、メモノアに対
するアクセス時間のマージンを増大させることか出来る
。By configuring as described above, when displaying a kanji is not necessary, the access cycle to the memory 7 for reading the kanji code is allocated to the read/write cycle of the processor 1, and even when displaying a kanji, the same kanji It becomes possible to allocate the access cycle to memory 7 for reading the code to the read/write cycle of processor 1, so it is possible to delete the read/write cycle for memo 'J7, which was previously allocated to processor 1. I can do it. Therefore, it is possible to reduce current consumption and increase the margin of access time to the memorandum.

〔実施例〕〔Example〕

第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２図の動作を説明するタイムチャートである
。FIG. 2 is a block diagram of a circuit showing an embodiment of the present invention.
FIG. 3 is a time chart explaining the operation of FIG. 2.

サイクル切替回路１７は、クロック発生回路１０が送出
するクロックに基づき、表示用アクセスタイミング発生
回路９が作成して送出するタイミングを基準として、セ
レクタ２１を制御して、セレクト及びリードコマンド生
成回路１８の送出するメモリ７に対するチップセレクト
信号とリードコマンドとをメモリ７に送出させる。The cycle switching circuit 17 controls the selector 21 based on the clock sent out by the clock generation circuit 10 and the timing created and sent out by the display access timing generation circuit 9, and controls the select and read command generation circuit 18. The memory 7 is caused to send a chip select signal and a read command to the memory 7 to be sent.

そして、アドレスインクリメント信号を表示用アドレス
カウンタ１９に送出し、セレクタ２０を制御して、表示
用アドレスカウンタ１９が前記アドレスインクリメント
信号に基づき、順次インクリメントして送出する表示用
アドレスをメモリ７に送出させる。Then, it sends an address increment signal to the display address counter 19, controls the selector 20, and causes the display address counter 19 to sequentially increment and send out the display address based on the address increment signal to the memory 7. .

即ち、先ず第３図■に示すサイクルで、メモリ７に対し
て、メモリ７の第４図（ａ）に示す如きＡＮＫコート及
び属性データ記録領域の先頭アドレスを送出させる。That is, first, in the cycle shown in FIG. 3 (3), the start address of the ANK code and attribute data recording area of the memory 7 as shown in FIG. 4 (a) is sent to the memory 7.

この表示用アドレスカウンタ１９の送出するアドレスに
より、メモリ７から言売出されたＡＮＫコードと属性デ
ータは、ラッチ回路１５と１６でラッチされ、ラッチ回
路１６にラッチされた属性データの中の漢字表示ビット
が漢字表示有無判定回路１２によりチエツクされ、論理
“ｌ”であれば、ランチ回路１５にラッチされたＡＮＫ
コードは文字発生回路１３に送出されない。The ANK code and attribute data sent out from the memory 7 by the address sent by the display address counter 19 are latched by the latch circuits 15 and 16, and the kanji display bit in the attribute data latched by the latch circuit 16. is checked by the kanji display presence/absence determination circuit 12, and if it is logic “L”, the ANK latched in the launch circuit 15 is checked.
No code is sent to the character generation circuit 13.

しかし、漢字表示有無判定回路１２によりチエツクされ
た漢字表示ビットが論理“０″であれば、ラッチ回路１
５にラッチされたＡＮＫコードは文字発生回路１３に送
出され、このＡＮＫコードに対応するＡＮＫ文字パター
ンが索引され、表示パネル６のライン方向の８ビツトの
データが駆動回路１４に送出される。However, if the kanji display bit checked by the kanji display presence/absence determination circuit 12 is logic "0", the latch circuit 1
The ANK code latched at 5 is sent to the character generation circuit 13, the ANK character pattern corresponding to this ANK code is indexed, and 8-bit data in the line direction of the display panel 6 is sent to the drive circuit 14.

この時、クロック発生回路１０が送出するクロックに基
づき、表示用アクセスタイミング発生回路９が作成して
送出するタイミングにより、駆動回路１４は８ビツトの
データを表示パネル６に送出し、表示パネル６はライン
方向に８ビツトを表示する。At this time, based on the clock sent out by the clock generation circuit 10 and the timing created and sent out by the display access timing generation circuit 9, the drive circuit 14 sends out 8-bit data to the display panel 6, and the display panel 6 Displays 8 bits in the line direction.

漢字表示有無判定回路１２は漢字表示ビットが論理“０
”の時、プロセッサアクセス可能タイミング生成回路１
１に、プロセッサ１のメモリ７に対するアクセスが可能
であることを通知し、プロセッサアクセス可能タイミン
グ生成回路１１は表示用アクセスタイミング発生回路９
の駆動回路１４に送出するタイミングを基準として、プ
ロセッサリード／ライトタイミング調整回路８を経て、
プロセッサｌに対し、メモリ７に対するアクセスを許可
する信号を送出させる。The kanji display presence/absence determination circuit 12 has a kanji display bit of logic “0”.
”, processor accessible timing generation circuit 1
1 that access to the memory 7 of the processor 1 is possible, and the processor accessible timing generation circuit 11 notifies the display access timing generation circuit 9 that the processor 1 can access the memory 7.
Based on the timing of sending to the drive circuit 14, the data passes through the processor read/write timing adjustment circuit 8, and
The processor l is caused to send a signal permitting access to the memory 7.

又、同時にプロセッサアクセス可能タイミング生成回路
１１は、サイクル切替回路１７に指示して、セレクタ２
０と２１を切替えさせ、プロセンサｌのアドレスバスを
メモリ７に接続させると共に、プロセッサ１の送出する
リード／ライトコマンドを伝送する信号線２２をメモリ
７に接続させる。そして、表示用アドレスカウンタ１９
に送出するアドレスインクリメント信号の送出を停止さ
せる。At the same time, the processor accessible timing generation circuit 11 instructs the cycle switching circuit 17 to select the selector 2.
0 and 21, the address bus of the processor 1 is connected to the memory 7, and the signal line 22 for transmitting read/write commands sent by the processor 1 is connected to the memory 7. And display address counter 19
Stop sending the address increment signal sent to

プロセッサ１は表示パネル６の表示内容を変更する必要
が発生すると、メモリ７に対するアクセスを実行しよう
とするが、プロセッサリード／ライトタイミング調整回
路８が許可するまで、このアクセスを待っており、アク
セスを許可されると、第３図（ａ）の■に示すサイクル
で、信号線２２にライトコマンドを送出すると共に、ア
ドレスバスを経てメモリ７にアドレスを送出し、データ
バスを経てｌワードのデータを送出して、メモリ７に書
込ませる。When the processor 1 needs to change the display content on the display panel 6, it tries to access the memory 7, but it waits for this access until the processor read/write timing adjustment circuit 8 allows it. If permission is granted, a write command is sent to the signal line 22, an address is sent to the memory 7 via the address bus, and 1 word of data is sent via the data bus in the cycle shown in ■ in FIG. The data is sent and written into the memory 7.

プロセッサリード／ライトタイミング調整回路８がメモ
リ７に対するアクセスを許可しても、プロセッサｌにア
クセスする必要が無い場合には、第３図（ａ）の■に示
すこのアクセスサイクルにおけるメモリ７に対するアク
セスは実行されず、消費電流の節減となる。Even if the processor read/write timing adjustment circuit 8 permits access to the memory 7, if there is no need to access the processor I, the access to the memory 7 in this access cycle shown in ■ in FIG. It is not executed, resulting in a reduction in current consumption.

サイクル切替回路１７はプロセッサアクセス可能タイミ
ング生成回路１１から、プロセッサ１に対するアクセス
サイクルの終了を通知されると、セレクタ２０と２１を
切替えて、表示用アドレスカウンタ１９の出力と、セレ
クト及びリードコマンド生成回路１８の出力をメモリ７
に送出可能とし、表示用アドレスカウンタ１９にアドレ
スインクリメント信号を送出する。When the cycle switching circuit 17 is notified of the end of the access cycle for the processor 1 by the processor accessible timing generation circuit 11, it switches the selectors 20 and 21 to output the output of the display address counter 19 and the select and read command generation circuit. 18 output to memory 7
The address increment signal is sent to the display address counter 19.

従って、セレクト及びリードコマンド生成回路１８の送
出するメモリ７に対するチップセレクト信号とリードコ
マンドがメモリ７に送出され、表示用アドレスカウンタ
１９がインクリメントしたアドレスは、第３図（ａ）の
■に示すサイクルでメモリ７に送出されるため、第４図
（ａ）に示すＡＮＫコード及び属性データ記録領域に記
録されている次のＡＮＫ文字のコードと属性データが読
出される。Therefore, the chip select signal and read command sent from the select and read command generation circuit 18 to the memory 7 are sent to the memory 7, and the address incremented by the display address counter 19 is calculated in the cycle shown in ■ in FIG. 3(a). Then, the code and attribute data of the next ANK character recorded in the ANK code and attribute data recording area shown in FIG. 4(a) are read out.

そして、ラッチ回路１６に読出された属性データの漢字
表示ビットは、漢字表示有無判定回路１２でチエツクさ
れるが、この時、漢字表示ビットが論理“０”であれば
、前記同様、ラッチ回路１５にラッチされたＡＮＫコー
ドが文字発生回路１３に送出される。Then, the kanji display bit of the attribute data read out to the latch circuit 16 is checked by the kanji display presence/absence determination circuit 12. At this time, if the kanji display bit is logic "0", the latch circuit 15 The latched ANK code is sent to the character generation circuit 13.

漢字表示有無判定回路１２は漢字表示ビットが論理“０
”の時、前記同様、プロセッサアクセス可能タイミング
生成回路１１にプロセッサｌのメモリ７に対するアクセ
スが可能であることを通知するため、前記同様第３図（
ａ）の■に示すサイクルで、プロセッサｌのメモリ７に
対するアクセスが実行される。The kanji display presence/absence determination circuit 12 has a kanji display bit of logic “0”.
”, the process shown in FIG.
In the cycle shown in a), access to the memory 7 by the processor 1 is executed.

又、プロセッサｌがメモリ７に対するアクセスを実行し
ない場合、第３図（ａ）の■に示すサイクルは消費電流
の節減となる。In addition, when the processor 1 does not access the memory 7, the cycle shown in {circle around (2)} in FIG. 3(a) saves current consumption.

第３図（ａ）の■〜■のサイクルは１フレームを構成し
ており、次の１フレームも上記同様に動作する。従って
、上記の繰り返しにより、メモリ７のＡＮＫコード及び
属性データ記録領域に記録されているＡＮＫコードに対
応するＡＮＫ文字が順次表示パネル６に表示されること
となる。The cycles 1 to 2 in FIG. 3(a) constitute one frame, and the next frame operates in the same manner as described above. Therefore, by repeating the above steps, the ANK characters corresponding to the ANK codes recorded in the ANK code and attribute data recording area of the memory 7 are sequentially displayed on the display panel 6.

漢字表示有無判定回路１２は、第３図（ハ）の■に示す
サイクルで、前記同様にしてラッチ回路１６に読出され
た漢字表示ビットが論理“１”の時、ランチ回路１５に
ラッチされたＡＮＫコードの送出を禁止すると共に、プ
ロセッサアクセス可能タイミング生成回路１１を経てサ
イクル切替回路１７に通知し、表示用アドレスカウンタ
１９のメモリ７に送出するアドレスを、第４図（ａ）の
漢字コード記録領域の先頭アドレスに切替えさせて、メ
モリ７に送出させ、第３図（ｂ）の■に示す次のサイク
ルで、メモリ７から読出された漢字コードをラッチ回路
１５にラッチさせる。そして、この漢字コードを文字発
生回路１３に送出させる。The kanji display presence/absence determination circuit 12 is latched by the launch circuit 15 when the kanji display bit read out to the latch circuit 16 in the same manner as described above is logic "1" in the cycle shown in ■ in FIG. 3(c). In addition to prohibiting the sending of the ANK code, the cycle switching circuit 17 is notified via the processor accessible timing generating circuit 11, and the address to be sent to the memory 7 of the display address counter 19 is set to the kanji code record shown in FIG. 4(a). The kanji code is switched to the first address of the area and sent to the memory 7, and in the next cycle shown in (■) in FIG. 3(b), the kanji code read from the memory 7 is latched by the latch circuit 15. Then, this kanji code is sent to the character generation circuit 13.

従って、文字発生回路１３から駆動回路１４に漢字パタ
ーンの８ビツトが送出され、前記同様にして表示パネル
６に表示される。この場合、漢字パターンがＡＮＫ文字
パターンの２倍の領域を持つとすると、漢字の左半分が
表示されることとなる。Therefore, 8 bits of the kanji pattern are sent from the character generation circuit 13 to the drive circuit 14 and displayed on the display panel 6 in the same manner as described above. In this case, if the Kanji pattern has an area twice as large as the ANK character pattern, the left half of the Kanji will be displayed.

従って、漢字表示有無判定回路１２はラッチ回路１５に
ラッチされた漢字コードを保持させたままとし、プロセ
ッサアクセス可能タイミング生成回路１１を経てサイク
ル切替回路１７に通知し、表示用アドレスカウンタ１９
のメモリ７に送出するアドレスを、第４図（ａ）のＡＮ
Ｋコード及び属性データ記録領域に切替えさせると共に
、アドレスをインクリメントさせてメモリ７に送出させ
る。Therefore, the kanji display presence/absence determination circuit 12 keeps the kanji code latched in the latch circuit 15, notifies it to the cycle switching circuit 17 via the processor accessible timing generation circuit 11, and outputs the kanji code to the display address counter 19.
The address to be sent to the memory 7 of FIG.
The area is switched to the K code and attribute data recording area, and the address is incremented and sent to the memory 7.

従って、メモリ７からは第３図（ｂ）の■に示す次のサ
イクルで、次のＡＮＫコードと属性データが読出される
が、ラッチ回路１５は漢字コードを保持したままである
ため、ラッチ回路１６に漢字表示ビットがランチされる
。しかし、漢字表示有無判定回路１２は、■のサイクル
で漢字表示を指定されているため、ラッチ回路１６にラ
ッチされたこの漢字表示ビットの論理値は無視する。Therefore, the next ANK code and attribute data are read from the memory 7 in the next cycle shown in (■) in FIG. 3(b), but the latch circuit 15 continues to hold the Kanji code, so At 16, the Kanji display bit is launched. However, since the kanji display presence/absence determining circuit 12 is designated to display kanji characters in the cycle (■), the logic value of this kanji display bit latched by the latch circuit 16 is ignored.

そして、漢字表示有無判定回路１２はラッチ回路１５に
ラッチしている漢字コードを文字発生回路１３に送出さ
せると共に、プロセッサアクセス可能タイミング生成回
路１１に、プロセッサ１のメモリ７に対するアクセスが
可能であることを通知する。The kanji display presence/absence determination circuit 12 causes the kanji code latched by the latch circuit 15 to be sent to the character generation circuit 13, and also allows the processor access timing generation circuit 11 to access the memory 7 of the processor 1. Notify.

プロセッサアクセス可能タイミング生成回路１１は表示
用アクセスタイミング発生回路９の駆動回路１４に送出
するタイミングを基準として、プロセッサリード／ライ
トタイミング調整回路８を経て、プロセッサ１にメモリ
７に対するアクセスを許可する信号を送出させる。The processor accessible timing generation circuit 11 generates a signal that allows the processor 1 to access the memory 7 via the processor read/write timing adjustment circuit 8 based on the timing to be sent to the drive circuit 14 of the display access timing generation circuit 9. send it out.

プロセッサＩは表示パネル６の表示内容を変更する必要
が発生すると、メモリ７に対するアクセスを実行しよう
とするが、プロセッサリード／ライトタイミング調整回
路８が許可するまで、このアクセスを待っており、アク
セスを許可されると、前記同様、第３図（ロ）の■に示
すサイクルで、アドレスバスと前記同様に切替えられた
セレクタ２０を経てメモリ７にアドレスを送出し、デー
タバスを経て１ワードのデータを送出し、メモリ７に書
込ませる。When the processor I needs to change the display content on the display panel 6, it tries to access the memory 7, but it waits for this access until the processor read/write timing adjustment circuit 8 allows it, and then does not perform the access. If permission is granted, the address is sent to the memory 7 via the address bus and the selector 20 switched in the same manner as described above, and one word of data is sent via the data bus in the cycle shown in ■ in Figure 3 (b). is sent and written into the memory 7.

若し、プロセッサリード／ライトタイミング調整回路８
がメモリ７に対するアクセスを許可しても、プロセッサ
１にアクセスする必要が無い場合、第３図（ｂ）の■に
示すこのアクセスサイクルにおけるメモリ７に対するア
クセスが実行されず、消費電流の節減となる。If processor read/write timing adjustment circuit 8
Even if access to the memory 7 is permitted, if there is no need to access the processor 1, the access to the memory 7 will not be executed in this access cycle shown in (■) in FIG. 3(b), resulting in a reduction in current consumption. .

第３図（ｂ）の■〜■のサイクルは１フレームを構成し
ており、次の１フレームも上記同様に動作するが、次の
フレームにおける■のサイクルでは、サイクル切替回路
１７は表示用アドレスカウンタ１９の第４図（ａ）に示
す漢字コード記録領域に送出するアドレスをインクリメ
ントさせ、この漢字コード記録領域に記録されている次
の漢字コードを読出させる。従って、上記の繰り返しに
より、メモリ７の漢字コード記録領域に記録されている
漢字コードに対応して、漢字が順次表示パネル６に表示
されることとなる。The cycles from ■ to ■ in FIG. 3(b) constitute one frame, and the next frame operates in the same manner as above. However, in the cycle of ■ in the next frame, the cycle switching circuit 17 uses the display address The address sent to the Kanji code recording area of the counter 19 shown in FIG. 4(a) is incremented, and the next Kanji code recorded in this Kanji code recording area is read out. Therefore, by repeating the above steps, the kanji characters will be sequentially displayed on the display panel 6 in accordance with the kanji code recorded in the kanji code recording area of the memory 7.

本実施例では、１フレームが４サイクルとなるため、従
来の１フレームが５サイクルの場合に比し、メモリ７に
対するアクセス時間のマージンが向上すると共に、プロ
セッサｌのリード／ライトに割当てたサイクルも、総て
プロセッサｌのアクセスが行われるわけでは無いため、
消費電流が節減される。In this embodiment, one frame has four cycles, so compared to the conventional case where one frame has five cycles, the margin of access time to the memory 7 is improved, and the cycles allocated to read/write by processor I are also improved. , since not all accesses are made by processor l,
Current consumption is reduced.

〔発明の効果〕〔Effect of the invention〕

以上説明した如く、本発明はメモリに対する無駄なアク
セスが無くなることによる消費電流の節減が可能となる
ため、電池等の寿命を長くすることが出来ると共に、メ
モリに対するアクセス時間のマージンを増大させること
が出来る。As explained above, the present invention makes it possible to reduce current consumption by eliminating unnecessary access to memory, thereby extending the life of batteries, etc., and increasing the margin of access time to memory. I can do it.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の詳細な説明する図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明するタイムチャート、第４
図は従来技術の一例を説明する図である。 図において、 １はプロセッサ、　　　　２は表示制御回路、３は文字
パターン発生手段、 ４は保持手段、　　　　５は割当手段、６は表示パネル
、　　　　７はメモリ、８はプロセッサリード／ライト
タイミング調整回路、 ９は表示用アクセスタイミング発生回路、１０はクロッ
ク発生回路、 １１はプロセッサアクセス可能タイ稟ング生成回路、１
２は漢字表示有無判定回路、 １３は文字発生回路、　　１４は駆動回路、１５、１６
はラッチ回路、　１７はサイクル切替回路、１８はセレ
クト及びリードコマンド生成回路、１９は表示用アドレ
スカウンタ、 ２０．２１　はセレクタである。 （ｂ） 第２図の訪作文説明するタイムチャート第　３　図FIG. 1 is a diagram explaining details of the present invention, FIG. 2 is a block diagram of a circuit showing an embodiment of the present invention, FIG. 3 is a time chart explaining the operation of FIG. 2, and FIG.
The figure is a diagram illustrating an example of a conventional technique. In the figure, 1 is a processor, 2 is a display control circuit, 3 is a character pattern generation means, 4 is a holding means, 5 is an allocation means, 6 is a display panel, 7 is a memory, 8 is a processor read/write timing adjustment circuit, 9 1 is a display access timing generation circuit; 10 is a clock generation circuit; 11 is a processor-accessible timing generation circuit;
2 is a kanji display presence/absence determination circuit, 13 is a character generation circuit, 14 is a drive circuit, 15, 16
17 is a latch circuit, 17 is a cycle switching circuit, 18 is a select and read command generation circuit, 19 is a display address counter, and 20.21 is a selector. (b) Time chart explaining the visiting essay in Figure 2 Figure 3

Claims (1)

【特許請求の範囲】 ＡＮＫコード及び属性データと、漢字コードとを記憶す
るメモリ（７）と、該メモリ（７）からＡＮＫコード及
び属性データか又は漢字コードを交互に読出し、該メモ
リ（７）から読出した属性データが漢字の表示を指示し
ていない時は、読出したＡＮＫコードに基づき文字パタ
ーン発生手段（３）から読出させたＡＮＫ文字パターン
を表示させ、該属性データが漢字の表示を指示していた
時は、読出した漢字コードに基づき文字パターン発生手
段（３）から読出させた該ＡＮＫ文字のＮ倍の領域を持
つ漢字パターンを、該ＡＮＫ文字表示のＮ倍のサイクル
を使用して表示させる装置において、 該メモリ（７）から読出された漢字コードを保持する保
持手段（４）と、 該メモリ（７）に対する漢字コードのアクセスサイクル
を、プロセッサ（１）のリード／ライトサイクルに割当
てる割当手段（５）とを設け、 前記属性データが漢字の表示を指示していない場合は、
該メモリ（７）に対する漢字コードのアクセスサイクル
を、該プロセッサ（１）のリード／ライトサイクルに割
当て、前記属性データが漢字の表示を指示している場合
は、該メモリ（７）に対する漢字コードのアクセスサイ
クルを、Ｎサイクル毎に１回とし、残りの（Ｎ−１）サ
イクルは前記保持手段（４）が保持する漢字コードを用
いて、前記文字パターン発生手段（３）から漢字パター
ンを読出させることにより、該メモリ（７）に対する該
（Ｎ−１）サイクルは、該プロセッサ（１）のリード／
ライトサイクルに割当てることを特徴とする表示用メモ
リアクセス方式。[Scope of Claims] A memory (7) for storing ANK codes, attribute data, and Kanji codes; and a memory (7) for alternately reading ANK codes and attribute data or Kanji codes from the memory (7). When the attribute data read from does not instruct the display of kanji, the ANK character pattern read from the character pattern generation means (3) is displayed based on the read ANK code, and the attribute data instructs the display of kanji. At the time, a kanji pattern having an area N times that of the ANK character read out from the character pattern generation means (3) based on the read kanji code is generated using N times the cycle of the ANK character display. In the display device, a holding means (4) for holding the Kanji code read from the memory (7), and an access cycle of the Kanji code to the memory (7) are assigned to a read/write cycle of the processor (1). Assignment means (5) is provided, and if the attribute data does not instruct display of kanji,
The access cycle of the kanji code to the memory (7) is assigned to the read/write cycle of the processor (1), and if the attribute data instructs the display of kanji characters, the access cycle of the kanji code to the memory (7) is assigned to the read/write cycle of the processor (1). The access cycle is once every N cycles, and in the remaining (N-1) cycles, the kanji code held by the holding means (4) is used to read out the kanji pattern from the character pattern generation means (3). Therefore, the (N-1) cycles for the memory (7) are the read/write cycles of the processor (1).
A display memory access method characterized by allocation to write cycles.