JPH03175795A - Feedback clamp system - Google Patents
Feedback clamp systemInfo
- Publication number
- JPH03175795A JPH03175795A JP1314910A JP31491089A JPH03175795A JP H03175795 A JPH03175795 A JP H03175795A JP 1314910 A JP1314910 A JP 1314910A JP 31491089 A JP31491089 A JP 31491089A JP H03175795 A JPH03175795 A JP H03175795A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- clamp
- initial state
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Landscapes
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、フィードバッククランプ方式に関し、例え
ば、ビディオ・テープ・レコーダ（以下、ＶＴＲと略す
。）に用いられるフィードバッククランプ方式に利用し
て有効な技術に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a feedback clamp method, and is effective for use in a feedback clamp method used, for example, in a video tape recorder (hereinafter abbreviated as VTR). It's about technology.
〔従来の技術］
２画面テレビジョンでは、ＶＴＲからの輝度信号、色差
信号をディジタル信号に変換するにあたり、一定のレベ
ルにクランプするためにフィードバッククランプ回路が
用いられる。このような２画面テレビジョンに関しては
、例えば、■コロナ社、昭和６１年１２月１０日発行ｒ
最新のＡＶ機器とディジタル技術ｊ真利藤雄監修、頁１
００〜頁１０６がある。[Prior Art] In a two-screen television, a feedback clamp circuit is used to clamp the luminance signal and color difference signal from a VTR to a constant level when converting them into digital signals. Regarding such two-screen televisions, for example, ■ Coronasha, published December 10, 1986 r
Latest AV equipment and digital technology supervised by Fujio Mari, page 1
There are pages 00 to 106.
上記の２画面テレビジョン等に用いられるフィードハッ
ククランプ方式による回路の一例が第５図に示されてい
る。入力信号をクランプ回路に入力し、その出力信号を
Ａ／Ｄ変換回路によりディジタル信号に変換する。この
ディジタル信号は、エラー検出回路において予め設定さ
れいるディジタル値と比較してエラー検出を行う。この
エラー検出により得られるエラー電圧を上記クランプ回
路の参照電圧として加える。このようにして、クランプ
回路の出力信号を目標のレベルに合わせるものである。An example of a circuit using the feed hack clamp method used in the above-mentioned two-screen television and the like is shown in FIG. An input signal is input to a clamp circuit, and its output signal is converted into a digital signal by an A/D conversion circuit. This digital signal is compared with a preset digital value in an error detection circuit to detect an error. The error voltage obtained by this error detection is applied as a reference voltage to the clamp circuit. In this way, the output signal of the clamp circuit is adjusted to the target level.
なお、上記Ａ／Ｄ変換回路により形成されたディジタル
信号は、フィールドメモリに格納されて子画面用画像信
号とされる。Note that the digital signal formed by the A/D conversion circuit is stored in a field memory and used as an image signal for a small screen.
上記のフィードバッククランプ回路においては、電源投
入等の初期状態において、フィードパ・ンクループが安
定するまでに時間を費やす必要がある。In the above-mentioned feedback clamp circuit, it is necessary to spend time until the feed pan loop becomes stable in an initial state such as when the power is turned on.
特に、電流駆動能力の小さなＣＭＯＳ（相補型Ｍ○Ｓ）
回路により構成したときには、」１記フィードバックル
ープが安定するまで比較的長い時間がかかり、子画面の
輝度レベルや色レベルが変わってしまい、極めて見苦し
いものになってしまう。In particular, CMOS (complementary type M○S) with small current drive capability
When constructed using a circuit, it takes a relatively long time for the feedback loop described in item 1 to stabilize, and the brightness level and color level of the sub-screen change, resulting in an extremely unsightly appearance.
なお、」１記のようなＶＴＲ用の半導体集積回路装置に
おいても、高機能、小型軽量化等のためにアナログ回路
とディジクル回路とを混在させたり、 Ｓ■の開発が進
められており、このようなＬＳＩを実現するためには０
Ｍ０３回路を用いることが有利となるものである。Furthermore, even in semiconductor integrated circuit devices for VTRs such as those mentioned in 1., the development of S■ is progressing by mixing analog circuits and digital circuits in order to achieve high functionality, miniaturization, and weight reduction. In order to realize such an LSI, 0
It is advantageous to use the M03 circuit.
この発明の目的は、初期状態での引き込み速度の改善を
図ったフィードバッククランプ方式を提供することにあ
る。An object of the present invention is to provide a feedback clamp method that improves the pulling speed in the initial state.
この発明の他の目的は、０Ｍ０３回路に適したフィード
バッククランプ方式を提供することにある。Another object of the present invention is to provide a feedback clamp method suitable for the 0M03 circuit.
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、参照電圧と入力信号とを受げるクランプ回路
の出力信号をディジタル信号に変換して予め設定された
目標値と比較し、この比較により１Ｂ成されたエラー電
圧により上記クランプ回路の参照電圧を制御してなるフ
ィードバッククランプ方式において、電源投入等の初期
状態のときに一時的にフィードバックループを切断して
代わりにクランプ回路の参照電圧を目標値近傍の電圧値
にする。That is, the output signal of the clamp circuit that receives the reference voltage and the input signal is converted into a digital signal and compared with a preset target value, and the reference voltage of the clamp circuit is determined by the error voltage generated by this comparison. In the feedback clamp method, the feedback loop is temporarily cut off during an initial state such as when the power is turned on, and instead the reference voltage of the clamp circuit is set to a voltage value near the target value.
上記した手段によれば、初期状態のときに強制的に参照
電圧が目標値近傍に設定されるものであるため、フィー
ドハックループが閉じられて入力信号のクランプ動作が
開始されたときに上記目標値からずれた分だけフィード
バックループにより修正が行われることとなり、ループ
ゲインを格別に大きくすることなく、初期状態での引き
込み速度の大幅な改善が可能になる。According to the above-mentioned means, the reference voltage is forcibly set near the target value in the initial state, so when the feed hack loop is closed and the input signal clamping operation is started, the reference voltage is set close to the target value. The feedback loop corrects the deviation from the value, making it possible to significantly improve the pull-in speed in the initial state without increasing the loop gain.
第１図には、この発明に係るフィードハッククランプ方
式の一実施例のブロック図が示されている。同図の各回
路ブロックは、公知の半導体集積回路の製造技術によっ
て、１個の半導体基板上において形成される。特に制限
されないが、この実施例回路は、親子の２画面表示機能
を持つＶＴＲ用のメモリコントローラに内蔵される。FIG. 1 shows a block diagram of an embodiment of the feed hack clamp system according to the present invention. Each circuit block in the figure is formed on one semiconductor substrate by a known semiconductor integrated circuit manufacturing technique. Although not particularly limited, the circuit of this embodiment is incorporated in a memory controller for a VTR having a dual screen display function for parent and child.
クランプ回路の参照電圧端子には、スイッチＳ１が設け
られる。スイッチＳ１の一方の接点ａ側には、フィード
バックループを構成するエラー検出回路により形成され
たエラー電圧が供給される。A switch S1 is provided at the reference voltage terminal of the clamp circuit. An error voltage generated by an error detection circuit forming a feedback loop is supplied to one contact a side of the switch S1.
スイッチＳ１の他方の接点すには、バイアス電圧ＶＢが
供給される。このバイアス電圧ＶＢは、後述するような
りランプ回路の出力信号の目標値近傍の電圧値に設定さ
れる。クランプ回路の入力端子には、スイッチＳ２を介
して入力信号が供給される。入力信号に対してビークク
ンプを行うときには、上記スイッチＳ２を必要としない
。A bias voltage VB is supplied to the other contact point of the switch S1. This bias voltage VB is set to a voltage value near the target value of the output signal of the lamp circuit, as will be described later. An input signal is supplied to the input terminal of the clamp circuit via switch S2. When performing beak compression on an input signal, the switch S2 is not required.
上記クランプ回路の出力信号は、Ａ／Ｄ変換回路に供給
され、アナログ信号からディジタル信号に変換される。The output signal of the clamp circuit is supplied to an A/D conversion circuit, and is converted from an analog signal to a digital signal.
このディジタル変換された出力信号は、一方においてエ
ラー検出回路に供給される。This digitally converted output signal is on the one hand supplied to an error detection circuit.
上記Ａ／Ｄ変換回路の出力信号は、他方において図示し
ないフィールドメモリに供給される。Ａ／Ｄ変換回路は
、例示的に示された直列抵抗素子により複数からなる基
準電圧を形成しておいて、入力されたアナログ信号との
大小比較動作をジンプリングクロックＣＬＫに同期して
行うことによりディジタル信号を形成する。上記直列抵
抗素子に供給される電圧ＶＲＴは、トップリファレンス
電圧であり、電圧ＶＲＢはボトムリファレンス電圧であ
る。そして、中間電圧ＶＲＭは、ミドルリファレンス電
圧である。例えば、クランプすべき入力信号が、ＶＴＲ
における色差信号のときには、上記バイアス電圧ＶＢと
しては、上記Ａ／Ｄ変換回路におけるミドルリファレン
ス電圧ＶＲＭを利用することができる。また、上記クラ
ンプすべき入力信号が、ＶＴＲにおける輝度信号の場合
、上記バイアス電圧ＶＢとしては、シンクチップクラン
プを行うときにはボＩ・ムリファレンス電圧ＶＲＢを利
用し、ペデスタルクランプを行うときには、ボトムリフ
ァレンス電圧ＶＲＢとミドルリファレンス電圧ＶＲＭｉ
７）中間値（ＶＲＢ−１−ＶＲＭ）／２を用いる。The output signal of the A/D conversion circuit is supplied to a field memory (not shown) on the other hand. The A/D conversion circuit forms a plurality of reference voltages using the exemplified series resistance elements, and performs a magnitude comparison operation with the input analog signal in synchronization with the jimpling clock CLK. to form a digital signal. The voltage VRT supplied to the series resistance element is a top reference voltage, and the voltage VRB is a bottom reference voltage. The intermediate voltage VRM is a middle reference voltage. For example, if the input signal to be clamped is a VTR
When the color difference signal is a color difference signal, the middle reference voltage VRM in the A/D conversion circuit can be used as the bias voltage VB. Further, when the input signal to be clamped is a luminance signal in a VTR, the bias voltage VB is the volume reference voltage VRB when performing sync tip clamping, and the bottom reference voltage VRB when performing pedestal clamping. VRB and middle reference voltage VRMi
7) Use the intermediate value (VRB-1-VRM)/2.
特に制限されないが、クランプ回路にはキーパルスが供
給される。このキーパルスは、」１記クランプ回路の間
欠的に動作させるものであり、それが発生されていると
きだけフィードバッククランプ動作が行われる。例えば
、上記ペデスタルクランプを行うとき、そのタイミング
に同期してキーパルスを発生させることにより、輝度信
号の中に含まれるペデスタル部分に対してフィードバッ
ククランプ動作が働くようにすることができる。Although not particularly limited, a key pulse is supplied to the clamp circuit. This key pulse is used to intermittently operate the clamp circuit (1), and the feedback clamp operation is performed only when the key pulse is generated. For example, when performing the above-mentioned pedestal clamp, by generating a key pulse in synchronization with the timing, a feedback clamp operation can be performed on the pedestal portion included in the luminance signal.
上記エラー検出回路は、予め設定されている目標値と上
記ディジタル変換出力とを比較して、その差分に対応し
たエラー電圧を発生ずる。The error detection circuit compares a preset target value with the digital conversion output and generates an error voltage corresponding to the difference.
この実施例では、電源投入等の初期状態のときに、上記
フィードバックループの引き込み速度の改善を図るため
に、上記スイッチ３１．Ｓ２及び上記クランプ回路を間
欠的に動作させる場合のキーパルスを次のように制御す
る。In this embodiment, in an initial state such as when the power is turned on, the switch 31. The key pulse when S2 and the clamp circuit are operated intermittently is controlled as follows.
第２図には、初期状態での動作タイミング図が示されて
いる。FIG. 2 shows an operation timing diagram in an initial state.
電源がオフ状態からオン状態にされると、まず初期状態
１にされる。この初期状態１においては、スイッチＳ１
は、接点す側に接続され、上記フィードバックループを
遮断するとともに、クランプ回路に参照電圧として擬似
的に上記のようなバイアス電圧ＶＢを供給する。また、
このとき、キーパルスは定常的にハイレベルにして、ク
ランプ回路を定常的に動作状態にする。この初期状Ｂ１
にあっては、スイッチＳ２はオフ状態にされ、入力信号
の供給が停止される。それ故、クランプ回路の出力信号
は、上記バイアス電圧ＶＢに従って一定の直流電圧が出
力される。これより、電源投入直後の初期状態１にあっ
ては、前記のような２画面テレビジョンにおける子画面
には、一定の輝度で、一定の色からなる画面が一時的に
表示されるものとなる。これにより、電源投入直後に子
画面中に人の目にノイズと判定されるような異常な輝度
や色の画面が表示されてしまうことはない。When the power is turned on from the off state, the initial state 1 is first set. In this initial state 1, switch S1
is connected to the contact side to cut off the feedback loop and supply the bias voltage VB as described above to the clamp circuit as a reference voltage in a pseudo manner. Also,
At this time, the key pulse is constantly set at a high level to keep the clamp circuit in a steady operating state. This initial state B1
In this case, the switch S2 is turned off and the supply of input signals is stopped. Therefore, the output signal of the clamp circuit is a constant DC voltage according to the bias voltage VB. From this, in the initial state 1 immediately after the power is turned on, a screen consisting of a certain color with a certain brightness is temporarily displayed on the sub-screen of the above-mentioned two-screen television. . This prevents a screen with abnormal brightness or color that would be recognized as noise by the human eye from being displayed on the sub-screen immediately after the power is turned on.
初期状態２では、スイッチＳ１が接点す側からａ側に切
り換えられる。これにより、フィードバックループが閉
じて、クランプ回路の参照電圧は、エラー検出回路によ
り形成された電圧にされる。In the initial state 2, the switch S1 is switched from the contact side to the a side. This closes the feedback loop and sets the reference voltage of the clamp circuit to the voltage formed by the error detection circuit.
エラー検出回路は、上記初期状態１のときに上記バイア
ス電圧ＶＢに対応した出力信号と目標とする電圧値との
比較動作をおこなっており、それに対応したエラー検出
電圧を形成している。したがって、初期状態２によりス
イッチＳ１が切り換えられると、直ちにフィードバック
ループが作用して直流電圧状態でフィードバッククラン
プが行われる。The error detection circuit performs a comparison operation between the output signal corresponding to the bias voltage VB and a target voltage value in the initial state 1, and forms an error detection voltage corresponding to the output signal. Therefore, when the switch S1 is switched in the initial state 2, the feedback loop is immediately activated and feedback clamping is performed in the DC voltage state.
この後、スイッチＳ２がオン状態に切り換えられること
により、クランプすべき入力信号の供給が開始されると
ともに、キーパルスが間欠的に発生される。これにより
、定常状態でのフィードバッククランプ動作が行われる
ものとなる。なお、０
上記初期状態１と２の期間は、極く短いから上記の表示
は人の目に認識されるか否かの一瞬しか表示されない。Thereafter, the switch S2 is turned on to start supplying the input signal to be clamped and to generate key pulses intermittently. As a result, a feedback clamp operation is performed in a steady state. Note that the periods in the initial states 1 and 2 of 0 are extremely short, so the above display is displayed only for a moment before it can be recognized by the human eye.
この実施例では、上記のように電源投入直後等の初期状
態において、強制的にクランプ回路の参照電圧にバイア
ス電圧を供給して直流電圧状態でフィードバッククラン
プを行わせるものであるため、ＣＭＯＳ回路のような比
較的電流駆動能力の小さな回路を用いた場合でも高速な
フィードバックループの引き込みが可能になるとともに
、従来のようにフィードハックループの引き込みが行わ
れるまでの間にノイズと見做されてしまうような異常な
信号が出力されてしまうことがない。In this embodiment, as mentioned above, in the initial state such as immediately after power-on, a bias voltage is forcibly supplied to the reference voltage of the clamp circuit to perform feedback clamping in the DC voltage state, so the CMOS circuit is Even when using a circuit with a relatively small current drive capacity, it is possible to draw a feedback loop at high speed, and it is considered as noise before the feed hack loop is drawn in as in the conventional method. This prevents abnormal signals from being output.
第３図には、この発明に係るフィードバッククランプ方
式の他の一実施例のブロック図が示されている。FIG. 3 shows a block diagram of another embodiment of the feedback clamp system according to the present invention.
この実施例では、ノイズによる誤動作を防止するために
、ノイズ検出回路が設けられる。すなわち、入力信号は
ノイズ検出回路に供給される。ノイズ検出回路は、ＶＴ
Ｒにおけるサーチ再生等の特殊再生時や録画されていな
いテープの再生のようなノイズをキーパルス期間に検出
すると、その出力信号をロウレベル（論理“０”）にす
る。このノイズ検出信号と上記初期状態１と２の期間を
示すタイミング信号とは、例えばノアゲート回路ＮＯＲ
に入力される。このノアゲーＩ・回路ＮＯＲの出力信号
により上記スイッチｓ３を制御する。In this embodiment, a noise detection circuit is provided to prevent malfunctions due to noise. That is, the input signal is supplied to the noise detection circuit. The noise detection circuit is VT
When noise such as during special playback such as search playback in R or playback of an unrecorded tape is detected during the key pulse period, the output signal is set to low level (logic "0"). This noise detection signal and the timing signal indicating the period of the initial states 1 and 2 are, for example, a NOR gate circuit NOR.
is input. The switch s3 is controlled by the output signal of this NOR game I/circuit NOR.
スイッチＳ３は、上記ノアゲート回路ＮＯＲの出力信号
により、上記ノイズが検出されたときと、上記初期状Ｂ
１と２のときにはキーパルスはハイレベルにされる。こ
のようにノイズ検出によりスイッチＳ３が切り換えられ
、キーパルスがロウレベルの状態にされると、クランプ
回路は停止される。これにより、フィードバックランプ
は停止状態となり、ノイズの影響を受けて参照電圧が異
常な電圧になることなく、もとの安定したクランプを行
うことができる。The switch S3 is activated by the output signal of the NOR gate circuit NOR when the noise is detected and when the initial state B is detected.
At 1 and 2, the key pulse is set to high level. In this manner, when the switch S3 is switched by noise detection and the key pulse is brought to a low level state, the clamp circuit is stopped. As a result, the feedback lamp is brought to a stopped state, and the original stable clamping can be performed without the reference voltage becoming an abnormal voltage due to the influence of noise.
第４図には、上記クランプ回路の一実施例の回路図が示
されている。同図において、ＰチャンネルＭＯ３ＦＥＴ
（絶縁ゲート型電界効果トランジ２
スタ）は、そのチャンネル部分（ハックゲート部）に矢
印が付加されることによって、ＮチャンネルＭＯ３ＦＥ
Ｔと区別される。FIG. 4 shows a circuit diagram of an embodiment of the clamp circuit. In the same figure, P-channel MO3FET
(Insulated gate field effect transistor 2 transistor) is an N-channel MO3FE transistor by adding an arrow to its channel part (hack gate part).
Distinguished from T.
Ｎチャンネル型の差動ＭＯ３ＦＥＴＱ３とＱ４のうち、
ＭＯ３ＦＥＴＱ３のゲートが参照電圧端子とされる。他
方のＭＯ３ＦＥＴＱ４のゲートには、キャパシタＣを介
して入力信号が供給される。Among the N-channel type differential MO3FETs Q3 and Q4,
The gate of MO3FETQ3 is used as a reference voltage terminal. An input signal is supplied to the gate of the other MO3FETQ4 via a capacitor C.
差動ＭＯ３ＦＥＴＱ３．Ｑ４の共通ソースには、Ｎチャ
ンネル型のスイッチＭＯ３ＦＥＴＱ５を介して定電流源
１ｏが設けられる。差動ＭＯ３ＦＥＴＱ３．Ｑ４のドレ
イン側には、電流ミラー形態のＰチャンネルＭＯ３ＦＥ
ＴＱＩ、Ｑ２がアクティブ負荷回路として設けられる。Differential MO3FETQ3. A constant current source 1o is provided to the common source of Q4 via an N-channel type switch MO3FETQ5. Differential MO3FETQ3. On the drain side of Q4, there is a P-channel MO3FE in the form of a current mirror.
TQI, Q2 is provided as an active load circuit.
これらのＭＯ３ＦＥＴＱＩ、Ｑ２のソースには、ソース
抵抗Ｒ１゜Ｒ２が設けられる。Source resistors R1°R2 are provided at the sources of these MO3FETs QI and Q2.
この実施例では、クランプ回路の出力電流を大きくする
ために、ＰチャンネルＭＯ３ＦＥＴＱ６とＮチャンネル
ＭＯ３ＦＥＴＱ７からなるコンプリメンタリプッシュプ
ル出力回路が設けられる。In this embodiment, in order to increase the output current of the clamp circuit, a complementary push-pull output circuit consisting of a P-channel MO3FET Q6 and an N-channel MO3FET Q7 is provided.
すなわち、上記出力ＭＯ３ＦＥＴＱ６とＱ７のゲ３
一トは、差動回路の出力端子であるＭＯＳ Ｆ ＥＴＱ
ｌとＱ３の共通接続させれドレインに接続される。That is, the gate 3 of the output MO3FETQ6 and Q7 is the output terminal of the MOS FETQ, which is the output terminal of the differential circuit.
1 and Q3 are commonly connected and connected to the drain.
この実施例のクランプ回路にあっては、前記実施例のよ
うにキーパルスによって、間欠的に動作させるようにす
るために、上記出力ＭＯ８ＦＥＴＱ６とＱ７のドレイン
と出力端子との間には、Ｐチャンネル型とＮチャンネル
型のスイッチＭＯ３ＦＥＴＱ８とＱ９が設けられる。上
記Ｎチャンネル型のスイッチＭＯ３ＦＥＴＱ５及びＱ９
のゲートにはキーパルスが供給される。Ｐチャンネル型
のスイッチＭＯ３ＦＥＴＱ８のゲートには、上記キーパ
ルスを受けるインバータ回路Ｎの出力信号が供給される
。In the clamp circuit of this embodiment, in order to operate intermittently by key pulses as in the previous embodiment, a P-channel type MO8FET is connected between the drains and output terminals of the output MO8FETs Q6 and Q7 and N-channel type switches MO3FETQ8 and Q9 are provided. The above N-channel type switch MO3FETQ5 and Q9
A key pulse is supplied to the gate of. The output signal of the inverter circuit N that receives the key pulse is supplied to the gate of the P-channel type switch MO3FETQ8.
これらのスイッチＭＯ３ＦＥＴＱ５．Ｑ９及びＱ８は、
キーパルスがハイレベルにされる期間においてオン状態
になり、上記差動回路を動作状態にする。These switches MO3FETQ5. Q9 and Q8 are
It is turned on during the period in which the key pulse is at a high level, and the differential circuit is put into operation.
このスイッチＭＯ３ＦＥＴＱ８とＱ９の接続点の出力端
子は、上記差動ＭＯ３ＦＥＴＱ４のゲー４
トに接続される。すなわち、この実施例のクランプ回路
は、等価的にはエラー電圧を受けるボルティージフォロ
ワ回路からなり、その出力側にキャパシタＣを介して入
力信号が供給される。The output terminal of the connection point between the switches MO3FETQ8 and Q9 is connected to the gate of the differential MO3FETQ4. That is, the clamp circuit of this embodiment is equivalently composed of a voltage follower circuit that receives an error voltage, and an input signal is supplied via a capacitor C to its output side.
このクランプ回路にあってば、出力ＭＯ３ＦＥＴＱ６な
いしＱ９を介して出力信号を形成するものであるため、
差動ＭＯ３ＦＥＴＱ３．Ｑ４やその負荷ＭＯ３ＦＥＴＱ
１．Ｑ２のサイズを大きくしたり、バイアス電流ＩＯの
電流値を大きくすることなく、エラー電圧に対する追従
性のよい出力信号を形成することができる。In this clamp circuit, the output signal is formed via the output MO3FETs Q6 to Q9, so
Differential MO3FETQ3. Q4 and its load MO3FETQ
1. It is possible to form an output signal with good followability to the error voltage without increasing the size of Q2 or increasing the current value of the bias current IO.
なお、上記のようなフィートバッククランプ方式では、
ディジタル変換された信号と目標値とを比較してエラー
電圧を形成するものであるため、クランプ回路を構成す
る差動ＭＯＳ Ｆ ＥＴにおけるプロセスバラツキ等に
より生じる比較的大きなオフセット電圧の影響を受ける
ことなく、高い精度で上記目標値に従ってクランプさせ
ることができるものである。In addition, with the above-mentioned feedback clamp method,
Since the error voltage is generated by comparing the digitally converted signal and the target value, it is not affected by relatively large offset voltages caused by process variations in the differential MOS FETs that make up the clamp circuit. , it is possible to perform clamping according to the target value with high accuracy.
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、
（１）参照電圧と入力信号とを受けるクランプ回路の出
力信号をディジタル信号に変換して予め設定された目標
値として比較し、この比較により形成されたエラー電圧
により上記クランプ回路の参照電圧を制御してなるフィ
ードバッククランプ方式において、電源投入等の初期状
態のときに一時的にフィードバックループを切断して代
わりにクランプ回路の参照電圧を目標値近傍の電圧値に
する。The effects obtained from the above examples are as follows. That is, (1) The output signal of the clamp circuit that receives the reference voltage and the input signal is converted into a digital signal and compared as a preset target value, and the reference voltage of the clamp circuit is determined by the error voltage formed by this comparison. In the feedback clamp method, the feedback loop is temporarily cut off during an initial state such as when the power is turned on, and instead the reference voltage of the clamp circuit is set to a voltage value near the target value.
この構成では、初期状態のときに強制的に参照電圧が目
標値近傍に設定されるものであるため、フィードバック
ループが閉じられてクランプ動作が開始されたときには
、上記目標値からずれた分だけフィードバックループに
より修正が行われることとなり、ループゲインを格別に
大きくすることなく、初期状態での引き込み速度の大幅
な改善が可能になるという効果が得られる。In this configuration, the reference voltage is forcibly set near the target value in the initial state, so when the feedback loop is closed and the clamp operation is started, feedback is generated by the deviation from the target value. Since the correction is performed by the loop, it is possible to obtain the effect that the pull-in speed in the initial state can be significantly improved without making the loop gain particularly large.
（２）上記（１）により、ＬＳＩ化に適した０Ｍ０３回
路のように比較的駆動電流の小さな回路により、所望の
引き込み特性を持つクランプ回路を得ることができると
いう効果が得られる。(2) According to (1) above, it is possible to obtain a clamp circuit having a desired pull-in characteristic using a circuit with a relatively small drive current, such as the 0M03 circuit suitable for LSI implementation.
（３）ノイズ検出回路を設けて、ノイズ検出時にクラン
プ回路を停止することにより、ノイズの影響を受けない
安定したフィードバッククランプ動作を行わせることが
できるという効果が得られる。(3) By providing a noise detection circuit and stopping the clamp circuit when noise is detected, it is possible to perform a stable feedback clamp operation that is not affected by noise.
（４）キーパルスを用いてクランプ回路を間欠的に動作
させる場合において、初期状態としてクランプ回路の参
照電圧として一定のバイアス電圧を供給する第１段階と
、フィードバックループを閉じさせるという第２段階を
設けるともとに、この第１及び第２段階の間キーパルス
によりクランプ回路を動作状態にすることにより、引き
込み時間の高速化が可能になるという効果が得られる。(4) When operating the clamp circuit intermittently using a key pulse, the first step is to supply a constant bias voltage as the reference voltage of the clamp circuit as an initial state, and the second step is to close the feedback loop. In addition, by activating the clamp circuit using the key pulse during the first and second stages, an effect can be obtained in that the pull-in time can be made faster.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、クランプ回路
に設けられるスイッチＳ１、Ｓ２の具体的構成は、アナ
ログスイッチであれば何であってもよい。例えば、上記
のよう７
に０Ｍ０３回路により構成する場合、Ｎチャンネル型又
はＰチャンネル型スイッチＭＯ３ＦＥＴあるいは、Ｎチ
ャンネルＭＯ３ＦＥＴとＰチャンネルＭＯ３ＦＥＴとを
並列形態に接続したＣＭＯＳスイッチ回路を用いること
ができる。Ａ／Ｄ変換回路、エラー検出回路及びノイズ
検出回路の具体的構成は、前記のような動作を行うもの
であれば何であってもよい。また、各回路を構成する素
子としては、前記のような０Ｍ０３回路の他、Ｂｉ−０
Ｍ０３回路やＩＬＬ回路等により構成するものであって
もよい。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the above-mentioned Examples, and it goes without saying that various changes can be made without departing from the gist thereof. Nor. For example, the specific configuration of the switches S1 and S2 provided in the clamp circuit may be any analog switch. For example, when configuring the 0M03 circuit as described above, an N-channel type or P-channel type switch MO3FET, or a CMOS switch circuit in which an N-channel MO3FET and a P-channel MO3FET are connected in parallel can be used. The specific configurations of the A/D conversion circuit, error detection circuit, and noise detection circuit may be any as long as they perform the operations described above. In addition to the 0M03 circuit described above, the elements constituting each circuit include the Bi-0
It may be configured by an M03 circuit, an ILL circuit, or the like.
この発明は、フィードバッククランプ方式として広く利
用できる。This invention can be widely used as a feedback clamp method.
（発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、参照電圧と入力信号とを受けるクランプ回
路の出力信号をディジタル信号に変換して予め設定され
た目標値として比較し、この比較により形成されたエラ
ー電圧により８
上記クランプ回路の参照電圧を制御してなるフィードバ
ッククランプ方式において、電源投入等の初期状態のと
きに一時的にフィードバックループを切断して代わりに
クランプ回路の参照電圧を目標値近傍の電圧値にする。(Effects of the Invention) The effects obtained by typical inventions disclosed in this application are as follows.In other words, the output signal of the clamp circuit that receives the reference voltage and the input signal is It is converted into a digital signal and compared as a preset target value, and the error voltage formed by this comparison is used to control the reference voltage of the clamp circuit. The feedback loop is temporarily cut off and the reference voltage of the clamp circuit is set to a voltage value near the target value instead.
この構成では、初期状態のときに強制的に参照電圧が目
標値近傍に設定されるものであるため、フィードバック
ループが閉じられてクランプ動作が開始されたときには
、上記目標値からずれた分だけフィードバックループに
より修正が行われることとなり、ループゲインを格別に
大きくすることなく、初期状態での引き込み速度の大幅
な改善が可能になる。In this configuration, the reference voltage is forcibly set near the target value in the initial state, so when the feedback loop is closed and the clamp operation is started, feedback is generated by the deviation from the target value. Since the correction is performed by the loop, it is possible to significantly improve the pull-in speed in the initial state without making the loop gain particularly large.
第１図は、この発明に係るフィードバッククランプ方式
の一実施例を示すブロック図、第２図は、その動作の一
例を説明するためのタイミング図、
第３図は、この発明に係るフィードバッククランプ方式
の他の一実施例を示すブロック図、第４図は、上記フィ
ードバッククランプ方式に用いられるクランプ回路の一
実施例を示す具体的回路図、
第５図は、従来のフィードバッククランプ回路の一例を
説明するためのブロック図である。
３１．３２・・スイッチ、ＮＯＲ・・ノアゲート回路、
Ｑ１〜Ｑ９・・ＭＯＳＦＥＴ、Ｒ１，Ｒ２・・抵抗、Ｃ
・・キャパシタ、Ｉｏ・・定電流源、Ｎ・・インバータ
回路FIG. 1 is a block diagram showing an embodiment of the feedback clamp method according to the present invention, FIG. 2 is a timing diagram for explaining an example of its operation, and FIG. 3 is a block diagram showing an embodiment of the feedback clamp method according to the present invention. FIG. 4 is a block diagram showing another embodiment. FIG. 4 is a specific circuit diagram showing an embodiment of the clamp circuit used in the feedback clamp method. FIG. 5 is a block diagram showing an example of the conventional feedback clamp circuit. FIG. 31.32...Switch, NOR...Nor gate circuit,
Q1~Q9...MOSFET, R1, R2...resistance, C
・・Capacitor, Io・・Constant current source, N・・Inverter circuit
Claims (1)
の出力信号をディジタル信号に変換して予め設定された
目標値と比較し、この比較により形成されたエラー電圧
に基づいて上記クランプ回路の参照電圧を制御してなる
フィードバッククランプ方式において、初期状態のとき
に一時的にフィードバックループを切断して代わりにク
ランプ回路の参照電圧を目標値近傍の電圧値にすること
を特徴とするフィードバッククランプ方式。 ２、上記各回路はＣＭＯＳ構成の半導体集積回路により
構成されるとともに、クランプ回路をキーパルスにより
初期状態のときには定常的に動作させ、フィードバック
ループが構成された定常状態のときには間欠的に動作状
態にするものであることを特徴とする特許請求の範囲第
１項記載のフィードバッククランプ方式。 ３、上記入力信号は、ノイズ検出回路にも供給され、そ
のノイズ検出信号により入力信号を上記クランプ回路に
供給するスイッチ手段がオフ状態にされるものであるこ
とを特徴とする特許請求の範囲第１又は第２項記載のフ
ィードバッククランプ方式。[Claims] 1. A reference voltage and an input signal are supplied to a clamp circuit, the output signal is converted into a digital signal and compared with a preset target value, and the error voltage formed by this comparison is In the feedback clamp method in which the reference voltage of the clamp circuit is controlled based on the above-described method, the feedback loop is temporarily cut off in the initial state and the reference voltage of the clamp circuit is set to a voltage value near the target value instead. Features a feedback clamp method. 2. Each of the above circuits is constituted by a semiconductor integrated circuit with a CMOS configuration, and the clamp circuit is operated steadily by a key pulse in an initial state, and intermittently operates in a steady state in which a feedback loop is configured. The feedback clamp method according to claim 1, characterized in that: 3. The input signal is also supplied to a noise detection circuit, and the noise detection signal turns off a switch means for supplying the input signal to the clamp circuit. 1 or 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314910A JP2780224B2 (en) | 1989-12-04 | 1989-12-04 | Feedback clamp method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314910A JP2780224B2 (en) | 1989-12-04 | 1989-12-04 | Feedback clamp method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175795A true JPH03175795A (en) | 1991-07-30 |
| JP2780224B2 JP2780224B2 (en) | 1998-07-30 |
Family
ID=18059114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1314910A Expired - Fee Related JP2780224B2 (en) | 1989-12-04 | 1989-12-04 | Feedback clamp method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780224B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111691A (en) * | 1990-08-31 | 1992-04-13 | Canon Inc | Picture signal processor |
| US6229371B1 (en) | 1998-03-18 | 2001-05-08 | Nec Corporation | Clamp circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350271A (en) * | 1986-08-20 | 1988-03-03 | Matsushita Electric Ind Co Ltd | Clamp device for television signal |
-
1989
- 1989-12-04 JP JP1314910A patent/JP2780224B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350271A (en) * | 1986-08-20 | 1988-03-03 | Matsushita Electric Ind Co Ltd | Clamp device for television signal |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111691A (en) * | 1990-08-31 | 1992-04-13 | Canon Inc | Picture signal processor |
| US6229371B1 (en) | 1998-03-18 | 2001-05-08 | Nec Corporation | Clamp circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2780224B2 (en) | 1998-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960011562B1 (en) | Auto sync. polarity control circuit | |
| KR100546541B1 (en) | Pll circuit and picture reproducing device | |
| US5986719A (en) | Video signal clamping method and apparatus with negative peak detection | |
| JPH03175795A (en) | Feedback clamp system | |
| JP3676750B2 (en) | Monitor power saving device | |
| JPS62256521A (en) | Phase comparison circuit | |
| JP2001078054A (en) | Vertical synchronizing signal separation circuit | |
| JP2003216112A (en) | Liquid crystal driving circuit | |
| US20030020532A1 (en) | System for a constant current source | |
| JP3277432B2 (en) | Phase locked loop circuit | |
| KR0154013B1 (en) | Mute circuit for a video signal | |
| JP2570034B2 (en) | Sub screen circuit | |
| US7184097B2 (en) | On-screen display apparatus | |
| JP2002209158A (en) | Video signal output device | |
| US6686770B1 (en) | Tristate circuit for power up conditions | |
| US5999221A (en) | Horizontal synchronization pulse generation circuit | |
| JPH0372784A (en) | Synchronizing signal separator circuit | |
| KR940005548Y1 (en) | Auto-rewinding signal circuit for vcr | |
| JP2772136B2 (en) | Video signal amplifier circuit | |
| JPH0241976Y2 (en) | ||
| KR100200824B1 (en) | Fading speed control circuit | |
| JPH02172316A (en) | Clamp circuit | |
| JPH08139568A (en) | Filter control circuit | |
| JP2571428B2 (en) | Synchronous signal separation circuit | |
| JP2000350166A (en) | Pll and digital video tape recording and reproducing device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080515 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080515 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |