JPH03174735A

JPH03174735A - Compound semiconductor wafer

Info

Publication number: JPH03174735A
Application number: JP31345589A
Authority: JP
Inventors: Tadaitsu Tsuchiya; 忠厳土屋; Takeshi Meguro; 健目黒; Hiroshi Saito; 博斉藤; Harunori Sakaguchi; 春典坂口
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 1989-12-04
Filing date: 1989-12-04
Publication date: 1991-07-29

Abstract

PURPOSE:To provide a high-quality FET with a low drain conductance by doping the interface between a buffer layer and a substrate at a specific concentration to create an acceptor level. CONSTITUTION:A buffer layer 2 of undoped GaAs and an active layer 3 of n<+>-AlAs are formed on a GaAs substrate 1. Drain, source and gate electrodes are formed on the active layer 3 to provide a HEMT(high electron mobility transistor). Impurity is introduced to the interface between the substrate 1 and the buffer layer 2, including a portion within 30Angstrom from the interface, to provide an acceptor level. The doping concentration is more than 10<10>cm<-2>, preferably more than 10<11>cm<-2>. The doping of impurity for the acceptor level improves the pinch-off characteristic of a FET and decreases the leakage current flowing to the substrate 1 and the buffer layer 2. This reduces the drain conductance, thereby reducing the manufacturing cost of a FET.

Description

【発明の詳細な説明】［産業上の利用分野〕本発明は電界効果トランジスタ（ＦＥＴ）を形成するた
めの化合物半導体ウェハに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to compound semiconductor wafers for forming field effect transistors (FETs).

［従来の技術］ショットキゲート電界効果トランジスタ（ＨＥＳＦＥＴ
）は、Ｇ　ａ　Ａ　ｓ基板上にバッファ層を形成し、そ
のバッファ層上にエピタキシャル成長やイオン注入を行
って能動層を形成したウェハ上に、ドレイン　ソース電
極をオーミック接触さぜると共にその間にター１〜電極
をショットキ接触して形成される。[Prior art] Schottky gate field effect transistor (HESFET)
), a buffer layer is formed on a GaAs substrate, and a drain and source electrode is brought into ohmic contact with a wafer on which an active layer is formed by epitaxial growth or ion implantation on the buffer layer, and a tar is placed in between. 1 to are formed by making Schottky contact with the electrodes.

この「［丁の性能はドレインとソース電極間の相互コン
ダクタンス８川、トレインコンダクタンスｇｄ、遮断周
波数ｆＴ、ゲート耐圧耐圧シトレイン耐圧によって決ま
る。The performance of this device is determined by the mutual conductance between the drain and source electrodes, the train conductance gd, the cut-off frequency fT, and the gate breakdown voltage and the train breakdown voltage.

ここで、相互コンダクタンスｇｍ、遮断周波数ｆＴや各
耐圧は大きい方が良く、またドレインコンダクタンスｇ
ｄは低い方が望ましい。Here, the larger the mutual conductance gm, the cutoff frequency fT, and each breakdown voltage, the better, and the drain conductance g
It is desirable that d be lower.

従来から相互コンタクタンスｇｍ、遮断周波数ｆＴなど
の低下を招くことなくドレインコンダクタンスｇｄを低
く抑えるために次の様な２種の方法が用いられている。Conventionally, the following two methods have been used to keep drain conductance gd low without causing a decrease in mutual contactance gm, cutoff frequency fT, etc.

１つは、用いるＧａＡｓ等の半絶縁性基板を、より比抵
抗の高いクロム（Ｃｒ）ドープ基板とする方法である。One method is to use a chromium (Cr)-doped substrate with higher resistivity as the semi-insulating substrate such as GaAs.

もう１つは、バッファ層全体に浅いアクセプタ準位を形
成するベリリウム（Ｂｅ）などをドープして１０　”〜
１０１６ａｍ−’のｐ型にする方法である。The other method is to dope the entire buffer layer with beryllium (Be), which forms a shallow acceptor level.
1016 am-' p-type.

トレインコンタクタンスｇｄは基板、バッファ層へのリ
ーク電流に関係した量であり、上記２つの方法もリーク
電流低減をねらったものである。The train contactance gd is a quantity related to the leakage current to the substrate and the buffer layer, and the above two methods are also aimed at reducing the leakage current.

［発明が解決しようとする課題］バフフッ層全体を浅いアクセプタによりｐ型にする場合
の欠点として、第１に１０′３〜１０１５ＣＩ１１３の
濃度ではトレインコンダクタンスｇ　ｄの低減の効果を
得るためにバッファ層を０．５μｍ以上に厚くしなけれ
ばならない。また１０１０１５ａ’以上濃度ではバッフ
ァ層を薄くできるが、能動層のフリーキャリア（電子）
がバッファ層に奪われてしまい相互コンダクタンスｇｍ
が下がる。[Problems to be Solved by the Invention] One of the disadvantages of making the entire buff layer p-type with a shallow acceptor is that, at a concentration of 10'3 to 1015CI113, the buffer layer is required to reduce the train conductance gd. must be made thicker than 0.5 μm. Also, if the concentration is higher than 101015a', the buffer layer can be thinned, but free carriers (electrons) in the active layer
is taken away by the buffer layer, and the mutual conductance gm
goes down.

第２に、能動層であるｎ層とｐ型バッファ層とがｌ’Ｊ
＃接するため、電極の寄生容量が増え、増幅率。Second, the n layer, which is the active layer, and the p-type buffer layer are l'J
# Due to the contact, the parasitic capacitance of the electrode increases and the amplification factor increases.

遮断周波数が低下する。また、サイドゲート効果。Cutoff frequency decreases. Also, the side gate effect.

バックゲート効果が顕著になる。The backgate effect becomes noticeable.

Ｃｒドープ基板を用いる場合には、それらの問題は発生
しないが製造コストの点で、基板単価がアンドープ基板
より高いという問題がある。When using a Cr-doped substrate, these problems do not occur, but there is a problem in terms of manufacturing cost that the unit price of the substrate is higher than that of an undoped substrate.

本発明の目的は、前記の欠点を解消しつつドレインコン
タクタンスを下げ、高性能のＦＥＴを製作できる化合物
半導体ウェハを提供することにある。An object of the present invention is to provide a compound semiconductor wafer that can reduce the drain contactance and manufacture high-performance FETs while eliminating the above-mentioned drawbacks.

［課題を解決するための手段及び作用］本発明の要旨は
、ＧａＡｓなどの基板上に、バッファ層を形成すると共
にそのバッファ層上にＦＥＴ用能動層を形成した化合物
半導体ウェハにおいて、上記バッファ層と基板との界面
に１０１０ａｎ−２以上の面密度でアクセプタ準位を形
成する不純物をドープしたものである。これにより、ア
ンドープ基板を用いた場合でもｐ型バッファ層を成長す
ることなくトレインコンタクタンスｇｄを低減すること
ができる。[Means and effects for solving the problems] The gist of the present invention is to provide a compound semiconductor wafer in which a buffer layer is formed on a substrate such as GaAs and an FET active layer is formed on the buffer layer. The interface between the substrate and the substrate is doped with an impurity that forms an acceptor level with an areal density of 1010 an-2 or more. Thereby, even when an undoped substrate is used, the train contactance gd can be reduced without growing a p-type buffer layer.

電界効果トランジスタとしては、ＭＥＳＦＥＴ（ショッ
トキゲートｌ’ＥＴ　）　、　ＭＴ　５ＦＥＴ　（絶縁
ゲートＦＥＴ　）　、　ＨＥＭＴ　（高電子移動度トラ
ンジスタ）など、すべてのＦ　Ｅ　Ｔ’用のウェハに適
用できる。また、基板材料としてＧａＡｓ、ＩｎＰ等の
二元化合物半導体の他、Ａｊ！ＧａＡｓ、ＩｎＧａＡｓ
、Ｉ　ｎＡＪ）Ｇｓ等の多元混晶でも使用できる。As field effect transistors, the present invention can be applied to wafers for all FET's, such as MESFETs (Schottky gate l'ETs), MT5FETs (insulated gate FETs), and HEMTs (high electron mobility transistors). In addition to binary compound semiconductors such as GaAs and InP as substrate materials, Aj! GaAs, InGaAs
, InAJ)Gs, etc. can also be used.

不純物をドープする方法としては、バッファ層の成長初
期にアクセプタ型不純物をドープする他に、成長前に基
板にアクセプタ型不純物を塗布するなとしてもよい。こ
のアクセプタ型不純物としては、ＧａＡｓを基板とした
場合、炭素（Ｃ）、、ベリリウム（Ｂｅ）　、亜鉛（Ｚ
ｎ）、クロム（Ｃｒ）、鉄（「ｅ）などがある。As a method for doping the buffer layer, in addition to doping the buffer layer with the acceptor type impurity at the initial stage of growth, it is also possible to do not apply the acceptor type impurity to the substrate before growth. When using GaAs as a substrate, these acceptor type impurities include carbon (C), beryllium (Be), zinc (Z
n), chromium (Cr), iron ('e), etc.

［実線例］以下、本発明の好適実施例を添付図面に基ついて説明す
る。[Solid line example] Preferred embodiments of the present invention will be described below with reference to the accompanying drawings.

第１図はＡ　ＩＩ　Ｇ　ａ　Ａ　ｓ　／　Ｇ　ａ　Ａ　
ｓ系ＨＢ　Ｍ　’Ｔ’の半導体ウェハを示し、図におい
てＧａＡｓ基板１上にアンドープＧ　ａ　Ａ　ｓのバッ
ファ層２．ｎ＋ＡＪ）ＧａＡｓの能動層３が形成され、
この能動層３上にドレイン電極、ソース電極及びゲート
電極（図示せず）が設けられＨＥ　Ｍ　’ｒ’か形成さ
れる。Figure 1 shows A II G a A s / G a A
The figure shows a semiconductor wafer of s-based HB M 'T', in which a buffer layer 2 of undoped GaAs is formed on a GaAs substrate 1. n+AJ) an active layer 3 of GaAs is formed;
A drain electrode, a source electrode, and a gate electrode (not shown) are provided on this active layer 3 to form a HE M 'r'.

本発明においては、基板■とバッファ層２の界面４及び
その界面近ｆｇ３０大の範囲に、１０１０ｃｆｉｌ−２
以上好ましくは１０”（至）−２以上の面密度でアクセ
プタ準位を形成する不純物をドープしたものである。In the present invention, 1010 cfil-2
Preferably, it is doped with an impurity that forms an acceptor level with an areal density of 10''-2 or more.

アクセプタ不純物としては、浅いアクセプタ準位を形成
するもの（Ｃ，Ｚｎ、　Ｂｅなど）と、深いアクセプタ
準位を形成するもの（Ｃｒ、　Ｆｅなど）いずれでもよ
い。The acceptor impurity may be either one that forms a shallow acceptor level (C, Zn, Be, etc.) or one that forms a deep acceptor level (Cr, Fe, etc.).

このように、アクセプタ準位を形成する不純物をドープ
することでＦＥＴのピンチオフ特性が向上し、基板１．
バッファ層２へのリーク電流が低減できる。In this way, by doping the impurity that forms the acceptor level, the pinch-off characteristics of the FET are improved, and the substrate 1.
Leakage current to the buffer layer 2 can be reduced.

以」二において、通常トレインコンダクタンスｇｄが大
きいと、ゲート電圧印加時に、ソース。In ``2'', when the train conductance gd is large, when the gate voltage is applied, the source

ドレイン電極間の電流のバッファ層、基板への回り込み
が生じ、ピンチオフ特性が悪くなる。これはＣ−Ｖ　（
電圧、容量）測定で見積ることができる。Current between the drain electrodes flows around to the buffer layer and the substrate, resulting in poor pinch-off characteristics. This is C-V (
It can be estimated by measuring (voltage, capacitance).

第２図はＡ　ｊ）　Ｇ　ａ　Ａ　ｓ　／　Ｇ　ａ　Ａ　
ｓ　ＨＥ　Ｍ　Ｔのキャリア濃度グロファイルを示し、
ａが従来のアンドープ半絶縁性基板上にアンドープバッ
ファ層を成長させた場合のキャリア濃度プロファイル、
ｂが従来のＣｒドープ半絶縁性基板」二にアンドープバ
ッファ層を成長させた場合のキャリア濃度プロファイル
、Ｃが本発明のキャリア濃度プロファイルでアンドープ
半絶縁性基板上にアンドープバッファ層を成長する際、
両名の界面に５×１０ａｎ−’の面密度で炭素アクセプ
タをドーピングした場合を示す。Figure 2 is A j) G a A s / G a A
s HE M T carrier concentration profile is shown,
a carrier concentration profile when an undoped buffer layer is grown on a conventional undoped semi-insulating substrate,
b is the carrier concentration profile when an undoped buffer layer is grown on a conventional Cr-doped semi-insulating substrate, and C is the carrier concentration profile of the present invention when an undoped buffer layer is grown on an undoped semi-insulating substrate.
A case is shown in which the interface between the two is doped with a carbon acceptor at an areal density of 5 x 10 an-'.

第２図より、トレインコンタクタンスｇｄの大きなもの
、ずなわちアンドープ基板上にアンドープバッファ層を
成長したＣ−■測定によるキャリア濃度プロファイルａ
では、表面からの深さが２μｍでも１０”ａｎ−’以下
までキャリア濃度か下からないのに対し、ドレインコン
タクタンスｇｄの小さなもの、すなわち、Ｃｒドープ基
板を用いたキャリア濃度プロファイルｂでは深さが１μ
ｍで１０”ａｎ−３以下に急峻に下がる。つまりゲート
電圧を加えた時にバッファ層・基板へのキャリアのくみ
出しが小さいことを意味している。From Fig. 2, carrier concentration profile a measured by C-■ measured on a substrate with a large train contactance gd, that is, an undoped buffer layer grown on an undoped substrate.
In this case, even if the depth from the surface is 2 μm, the carrier concentration does not fall below 10"an-', whereas in carrier concentration profile b using a small drain contactance gd, that is, a Cr-doped substrate, the depth is 1μ
It decreases sharply to 10"an-3 or less at m. This means that when a gate voltage is applied, the amount of carriers pumped out to the buffer layer/substrate is small.

本発明においては、Ｃｒドープ基板を用いたと同等以上
のキャリア濃度プロファイルＣとすることができ、しか
もＣｒドープ基板より安価なウェハとすることができる
。In the present invention, it is possible to obtain a carrier concentration profile C that is equal to or higher than that using a Cr-doped substrate, and the wafer can be made cheaper than the Cr-doped substrate.

第３図は本発明において、キャリア濃度が表面の１．　
Ｑ　”　ａｎ−’から１０１３ａｎ−３以下となる表面
からの深さをｔとし、ドーピング量をＮＤとした場合の
ドーピング量と膜厚ｔの関係を示したものである。FIG. 3 shows that in the present invention, the carrier concentration on the surface is 1.
The relationship between the doping amount and the film thickness t is shown, where t is the depth from the surface where Q ''an-' becomes 1013an-3 or less, and ND is the doping amount.

第３図かられかるようにドーピング濃度が面密度で１０
”ａｍ−２以下ではＩＱ１３ａｍ−２以下になる膜厚ｔ
は１μｍ以上と大きくなり、界面にドープした効果が少
なくなってくる。したがって不純物をドープする際には
面密度で１０”ｃ＋ｎ−２以上好ましくは１０１１（２
）−２の濃度が必要である。As shown in Figure 3, the doping concentration is 10 in areal density.
``At below am-2, the film thickness t becomes IQ13 am-2 or below.
becomes large at 1 μm or more, and the effect of doping at the interface decreases. Therefore, when doping with impurities, the areal density is 10"c+n-2 or more, preferably 1011(2
)-2 concentration is required.

尚、上述の実施例では基板とバッファ層の界面にアクセ
プタ不純物をドープする例で説明したが、この界面ドー
プのかわりに、アンドープバッファ層と基板の間にｐ型
バッファ層をシート濃度にしてｌ　Ｑ”Ｑｎ”−２以上
となるような膜厚だけエピタキシャル成長させるように
してもよい。In the above embodiment, the interface between the substrate and the buffer layer is doped with acceptor impurities, but instead of this interface doping, a p-type buffer layer is formed between the undoped buffer layer and the substrate at a sheet concentration. The film may be epitaxially grown to a thickness of Q"Qn"-2 or more.

［発明の効果コ以上説明してきたことから明らかなように、本発明によ
れば次のごとき優れた効果を発揮する。[Effects of the Invention] As is clear from the above explanation, the present invention provides the following excellent effects.

（１）基板とバッファ層の界面にアクセプタ不純物をド
ープさせることでトレインコンダクタンスを小さくでき
、基板、バッファ層へのリーク電流を少なくできる。(1) By doping the interface between the substrate and the buffer layer with acceptor impurities, train conductance can be reduced, and leakage current to the substrate and buffer layer can be reduced.

（２）高性能のＦＥＴが安価に製作できる。(2) High-performance FETs can be manufactured at low cost.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の化合物半導体ウェハの′Ｗｉ造を示す
断面図、第２図は本発明及び従来例におけるキャリア濃
度プロファイルを示す図、第３図は本発明においてドー
ピング量に対しキャリア濃度が面密度でｌＱ”ａｎ−２
以下となる膜厚の関係を示す図である。図中、１は基板、２はバッファ層、３は能動層、４は界
面である。（ｔ−”Ｏ）”１１ｉｊｆ−Ｌ　ｆ＋叫（ｕｕｒ／）　
ｓ手続補正書坊式）％式％１、事件の表示特願平１−３１３４５５号２、発明の名称化合物半導体ウェハ３、補正をする者事件との関係　　特許出願人（５１２）日立電線株式会社４、代埋入郵便番号　１０５東京都港区愛宕１丁目６番７号平成２年３月２７日　（発送日）６、補正の対象図面７、補正の内容図面を別紙のとおり訂正〈但し第３図の図番「３」図」
に訂正したほかは内容に変更なし〉８、添付書類の目録を「第３FIG. 1 is a cross-sectional view showing the 'Wi structure of a compound semiconductor wafer of the present invention, FIG. 2 is a diagram showing carrier concentration profiles in the present invention and conventional examples, and FIG. 3 is a diagram showing the carrier concentration profile with respect to the doping amount in the present invention. The areal density is lQ”an-2
It is a figure which shows the relationship of film thickness which becomes the following. In the figure, 1 is a substrate, 2 is a buffer layer, 3 is an active layer, and 4 is an interface. (t-”O)”11ijf-L f+scream (uur/)
s Procedural amendment book form) % formula % 1. Indication of the case Japanese Patent Application No. 1-313455 2. Name of the invention Compound semiconductor wafer 3. Person making the amendment Relationship to the case Patent applicant (512) Hitachi Cable Co., Ltd. 4 , Substitute postal code 105 1-6-7 Atago, Minato-ku, Tokyo March 27, 1990 (Delivery date) 6. Drawing subject to amendment 7, Contents of amendment The drawing has been corrected as shown in the attached document. Figure number ``3''
There are no changes to the content except for the correction to

Claims

【特許請求の範囲】[Claims]

１、ＧａＡｓなどの基板上に、バッファ層を形成すると
共にそのバッファ層上にＦＥＴ用能動層を形成した化合
物半導体ウェハにおいて、上記バッファ層と基板との界
面に１０＾１＾０ｃｍ＾−＾２以上の面密度でアクセプ
タ準位を形成する不純物をドープしたことを特徴とする
化合物半導体ウェハ。1. In a compound semiconductor wafer in which a buffer layer is formed on a substrate such as GaAs and an active layer for FET is formed on the buffer layer, there is a layer of 10^1^0 cm^-^2 at the interface between the buffer layer and the substrate. A compound semiconductor wafer characterized in that it is doped with an impurity that forms an acceptor level with an areal density of at least 100%.