JPH03170079A - Ic testing device - Google Patents

Abstract

PURPOSE:To easily display the actual waveform at a defect place by storing a point of time when mismatching is caused by a 1st function test, generating a trigger in a 2nd function test matching the point of time when the mismatching is caused and storing a measured waveform. CONSTITUTION:A defect contents memory 14 is stored with data indicating that a defect occurs to a terminal P2 at time 1,250ns by the 1st function test. A trigger generator 15 generates a suitable trigger signal to observe a waveform almost at time 1,250ns. For example, a trigger signal which enables a waveform of 1,000 - 1,500ns to be observed is only generated. A waveform recording part 16 receives this trigger signal and samples a waveform outputted from the terminal P2 of an IC 20 and the sample waveform is A/D-converted and stored in a waveform memory. Therefore, a system control part 17 displays the waveform on a display 18.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩＣテスト装置、特に不良データの波形表示を
行うことのできるＩＣテスト装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an IC test device, and particularly to an IC test device capable of displaying waveforms of defective data.

〔従来の技術〕[Conventional technology]

マイクロコンピュータ、メモリなどのＩＣをテストする
ために、ＩＣテスタが広く用いられている。一般に、こ
のようなｔＣテスタでは、ＩＣの入力端子に入力パター
ンを与え、それに応じて出力端子から出力されてくるデ
ータが、期待されるべき出力パターンに一致しているか
否かを調べることによってテストを行う。この入力パタ
ーンと出力パターンはテストパターンと呼ばれ、一般に
論理シミュレーションの結果得られるシミュレーション
データに基づいて作成される。実際の出力データが期待
されるべき出力パターンに一致しない場合には、不良箇
所の内容が不良内容メモリに記憶される。オペレータは
この不良内容メモリに記憶された結果に基づいて不良解
析を行うことができる。IC testers are widely used to test ICs such as microcomputers and memories. In general, such a tC tester performs testing by applying an input pattern to the input terminal of an IC and checking whether the data output from the output terminal matches the expected output pattern. I do. These input patterns and output patterns are called test patterns, and are generally created based on simulation data obtained as a result of logic simulation. If the actual output data does not match the expected output pattern, the contents of the defective location are stored in the defect content memory. The operator can perform failure analysis based on the results stored in the failure content memory.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、このようなＩＣテスタによるテストでは
、被テスト対象となるＩＣの不良箇所の同定や論理値の
不良確認を行うことはできるが、実波形の観測を行うこ
とはできない。実波形の観測は、不良原因の究明などの
不良解析に非常に役立つ情報である。そこで従来は、Ｉ
Ｃテスタにオシロスコープなどの外部機器を接続するこ
とにより、実波形の観測を行っている。ところが、この
ような外部機器を用いる方法では、観測した実波形とテ
ストパターンやシミュレーションデータとの照合作業を
手作業で行う必要があり、不良箇所の観測に多大な労力
と時間を必要とする。However, in a test using such an IC tester, although it is possible to identify a defective part of an IC to be tested and to confirm a defect in a logical value, it is not possible to observe an actual waveform. Observation of actual waveforms is extremely useful information for failure analysis such as investigating the cause of failure. Therefore, conventionally, I
Actual waveforms are observed by connecting external equipment such as an oscilloscope to the C tester. However, with such a method using external equipment, it is necessary to manually compare the observed actual waveform with the test pattern or simulation data, which requires a great deal of effort and time to observe the defective location.

そこで本発明は不良箇所の実波形を容易に表示すること
のできるＩＣテスト装置を提供することを目的とする。Therefore, an object of the present invention is to provide an IC test device that can easily display the actual waveform of a defective location.

〔課題を解決するための手段〕[Means to solve the problem]

本発明はＩＣテスト装置において、 時系列で与えられた入力パターンおよび出力パターンを
保持するパターンメモリ部と、入力パターンを被テスト
対象となるＩＣに順次入力し、これに基づいてこのＩＣ
から順次出力される出力データを得るという機能テスト
、を行う機能テスト部と、 機能テストにおいて得られた出力データと出力パターン
との間に不一致が生じた場合に、不一致が生じた時系列
的な時点を記憶する不良内容メモリと、 不良内容メモリ内に記憶された時点に基づいて、トリガ
ー信号を発生するトリガー発生器と、トリガー信号が示
す時点において、ＩＣから出力される出力データの波形
を記憶する波形記憶部と、 波形記憶部に記憶された波形を表示するディスプレイ装
置と、 機能テスト部に少なくとも２回の機能テストを行うよう
指示し、１回目の機能テスト時には不一致が生じた時点
を不良内容メモリに記憶させ、２回目の機能テスト時に
はトリガー発生器にトリガー信号を発生させて出力デー
タの波形を波形記憶部に記憶させ、不一致の生じた時点
における出力データ波形をディスプレイ装置に表示させ
るように制御する制御手段と、 を設けたものである。The present invention provides an IC test device that includes a pattern memory section that holds input patterns and output patterns given in time series, and a pattern memory section that sequentially inputs the input patterns to an IC to be tested, and
A functional test section that performs a functional test that obtains output data sequentially from A fault content memory that stores time points, a trigger generator that generates a trigger signal based on the time points stored in the fault content memory, and a waveform of output data output from the IC at the time point indicated by the trigger signal. It instructs the waveform storage unit to display the waveforms stored in the waveform storage unit, the display device that displays the waveforms stored in the waveform storage unit, and the function test unit to perform at least two function tests, and determines the point at which a discrepancy occurs during the first function test as a failure. The output data waveform is stored in the content memory, and at the time of the second function test, the trigger generator generates a trigger signal to store the output data waveform in the waveform storage unit, and the output data waveform at the time when the discrepancy occurs is displayed on the display device. and a control means for controlling the temperature.

〔作　用〕[For production]

本発明に係るＩＣテスト装置では、少なくとも２回の機
能テストが連続して行われる。１回目の機能テストは従
来の一般的なＩＣテスターで行われている通常の機能テ
ストである。すなわち、与えられた入力パターンに応じ
て出力された出力データを、期待されるべき出力データ
と比較し、不一致の生じた時点が記憶される。２回目の
機能テストでは、この不一致の生じた時点に合わせてト
リガーがかけられ、出力データはこのトリガーに基づい
て波形が記録される。したがって、不良箇所の実波形を
自動的にディスプレイに表示することが可能になる。In the IC test device according to the present invention, at least two functional tests are performed consecutively. The first functional test is a normal functional test performed with a conventional general IC tester. That is, output data output according to a given input pattern is compared with expected output data, and the point in time at which a discrepancy occurs is stored. In the second functional test, a trigger is applied at the time when this discrepancy occurs, and the waveform of output data is recorded based on this trigger. Therefore, it becomes possible to automatically display the actual waveform of the defective location on the display.

〔実施例〕〔Example〕

以下本発明を図示する一実施例に基づいて説明する。第
１図は本発明の一実施例に係るＩＣテスト装置の基本構
成を示すブロック図である。この装置は、！Ｃテスタ１
０とこれに接続されたシステム制御部１７およびディス
プレイ１８から構成される。ＩＣテスタ１０は、制御部
１１、機能テスト部１２、パターンメモリ部１３、不良
内容メモリ１４、トリガー発生器１５、および波形記憶
部１６によって構成され、これらは共通バス１９で接続
されている。彼テスト対象となるＩＣ２０は、機能テス
ト部１２に接続されてテストされる。The present invention will be described below based on an illustrated embodiment. FIG. 1 is a block diagram showing the basic configuration of an IC test device according to an embodiment of the present invention. This device is! C tester 1
0, a system control section 17 and a display 18 connected thereto. The IC tester 10 includes a control section 11, a function test section 12, a pattern memory section 13, a defect content memory 14, a trigger generator 15, and a waveform storage section 16, which are connected by a common bus 19. The IC 20 to be tested is connected to the function test section 12 and tested.

制御部１１は、このＩＣテスタ１０によるテスト動作全
体を制御する機能を有するテスタプロセッサであり、テ
ストプログラムに従い各ユニットを作動させる。機能テ
スト部１２は、制御部１１からの指令に基づいて、ＩＣ
２０に対する機能テストを行う。すなわち、ＩＣ２０の
入力端子に入力パターンを与え、これに応じてＩＣ２０
の出力端子から出力されてくるデータを取り込む。そし
て、この出力データを期待されるべき出力パターンと比
較し、不一致が生じた場合には、これを不良箇所と判断
する。パターンメモリ部１３は、この機能テストに用い
るテストパターン（入力パターンおよび出力パターン）
を記憶するメモリであり、不良内容メモリ１４は、この
機能テストの結果の不良箇所およびその内容を記憶する
メモリである。不良内容メモリ１４には、具体的には、
不良箇所のテストパターンアドレス、ＩＣの端子番号、
実測された出力データと期待されるべき出力パターンと
の論理値の相違、などが記憶される。The control unit 11 is a tester processor having a function of controlling the entire test operation by the IC tester 10, and operates each unit according to a test program. The function test section 12 tests the IC based on the command from the control section 11.
Perform a functional test on 20. That is, an input pattern is given to the input terminal of the IC 20, and the IC 20
Captures the data output from the output terminal. This output data is then compared with the expected output pattern, and if a mismatch occurs, this is determined to be a defective location. The pattern memory unit 13 stores test patterns (input patterns and output patterns) used for this functional test.
The failure content memory 14 is a memory that stores failure locations and their contents as a result of this functional test. Specifically, the defect content memory 14 includes:
Test pattern address of defective location, IC terminal number,
Differences in logical values between actually measured output data and expected output patterns, etc. are stored.

トリガー発生器１５は、不良内容メモリ１４に記憶され
た不良箇所のテストパターンアドレスに基づいてトリガ
ー信号を発生する機能を有し、波形記憶部１６は、この
トリガー信号に同期してＩＣ２０から出力されるデータ
の波形を記憶する機能を有する。実際には、この波形記
憶部１６は、トリガー信号に同期して出力データのサン
プリングを開始するサンプリング器と、このサンプリン
グ信号をデジタル化するＡ／Ｄ変換器と、デジタル化さ
れた波形データを記憶する波形メモリと、を備えている
。The trigger generator 15 has a function of generating a trigger signal based on the test pattern address of the defective part stored in the defect content memory 14, and the waveform storage section 16 generates a signal output from the IC 20 in synchronization with this trigger signal. It has the function of storing the waveform of the data. In reality, this waveform storage unit 16 includes a sampler that starts sampling output data in synchronization with a trigger signal, an A/D converter that digitizes this sampling signal, and stores the digitized waveform data. It is equipped with a waveform memory and a waveform memory.

システム制御部１７は、制御部１１に接続され、ｔＣテ
スタ１０によるテスト動作を統括制御する。The system control unit 17 is connected to the control unit 11 and centrally controls the test operation by the tC tester 10.

すなわち、機能テストの実行、トリガー信号の発生、Ｉ
Ｃ２０からの出力データの取り込みなどの動作を統括制
御する。また、このシステム制御部１７内には、論理シ
ミュレーションデータが格納されており、ディスプレイ
１８に対してＩＣテスタ１０内の挿々のデータや、格納
している論理シミュレーションデータを表示する機能を
合わせもつ。一般には、このシステム制御部１７として
は、汎用のパーソナルコンピュータなどを利用して構成
することができる。i.e. performing functional tests, generating trigger signals, I
It centrally controls operations such as importing output data from the C20. In addition, logic simulation data is stored in this system control unit 17, and it also has a function of displaying occasional data in the IC tester 10 and the stored logic simulation data on the display 18. . Generally, the system control section 17 can be configured using a general-purpose personal computer or the like.

以上、この装置のほ略構成を説明したが、続いてこの装
置によるテスト動作を具体例に基づいて説明する。まず
オペレータは、システム制御部１７に論理シミュレーシ
ョンデータとテストパターンとを与える。第２図に論理
シミュレーションデータの一例を、第３図にテストパタ
ーンの一例をそれぞれ示す。ここに示す例は、３つの出
力端子Ｐ１〜Ｐ３と、３つの入力端子Ｐ４〜Ｐ６を有す
るＩＣのためのものである。ここで、第２図に示す論理
シミュレーションデータは、各入力端子Ｐ４〜Ｐ６に種
々の論理値を与えたときに、各出力端子Ｐ１〜Ｐ３にど
のような論理値が明待されるかを示すものであり、横軸
は端子名、縦軸は時間の経過（ｎｓ）を示している。す
なわち、各端子ごとの論理値が時系列的に与えられてお
り、いずれかの論理値に変化が生じるごとに縦軸が更新
されてゆく。たとえば、時刻０において入力端子Ｐ４〜
Ｐ６にｒ００１Ｊなる論理値を与えると、出力端子Ｐ１
〜Ｐ３にはｒｌｏ．ＩＪなる論理値が期待されるが、時
刻１００になると、この出力端子の期待論理値はｒｌｌ
ｌＪに変化することが示されている。The general configuration of this device has been explained above, and next, the test operation by this device will be explained based on a specific example. First, the operator provides the system control unit 17 with logical simulation data and a test pattern. FIG. 2 shows an example of logic simulation data, and FIG. 3 shows an example of a test pattern. The example shown here is for an IC with three output terminals P1-P3 and three input terminals P4-P6. Here, the logic simulation data shown in FIG. 2 shows what logical values are expected at each output terminal P1 to P3 when various logical values are given to each input terminal P4 to P6. The horizontal axis shows the terminal name, and the vertical axis shows the passage of time (ns). That is, the logical value for each terminal is given in time series, and the vertical axis is updated every time a change occurs in any logical value. For example, at time 0, input terminals P4~
When a logical value of r001J is given to P6, the output terminal P1
~P3 has rlo. A logical value IJ is expected, but at time 100, the expected logical value of this output terminal is rll
It has been shown that lJ changes.

第３図に示すテストパターンは、第２図に示す論理シミ
ュレーションデータに基づいて作成されるものであり、
横軸は端子名、縦軸は時間の経過（ｎｓ）を示す。ただ
し、縦軸は一定のテスト周期ごとに更新される。この例
ではテスト周期は５００ｎ　ｓである。出力端子Ｐ１〜
Ｐ３についてのパターンが出力パターンであり、期待さ
れるべき出力データの論理値を示す。ここで「Ｌ」は論
理値「０」に相当し、ｒＨＪは論理値「１」に相当する
。一方、入力端子Ｐ４〜Ｐ６についてのパターンが入力
パターンである。第４図に出力端子Ｐ２についての論理
シミュレーションデータとテストパターンとの関係を示
す。ここで、横軸は時間軸（ｎｓ）であり、縦軸は論理
レベルである。第２図に示す論理シミュレーションデー
タの端子Ｐ２の欄を追ってゆくと、第４図の論理波形Ｓ
が得られる。この論理波形Ｓのについて、図の２５０，
７５０．１２５０．１７５０と記した矢印で示す５００
ｎｓごとの論理値を並べたものが、第３図に示す端子Ｐ
２についてのテストパターンとなる。The test pattern shown in FIG. 3 is created based on the logic simulation data shown in FIG.
The horizontal axis shows the terminal name, and the vertical axis shows the passage of time (ns). However, the vertical axis is updated at regular test intervals. In this example the test period is 500ns. Output terminal P1~
The pattern for P3 is the output pattern and indicates the logical value of the output data to be expected. Here, "L" corresponds to the logical value "0", and rHJ corresponds to the logical value "1". On the other hand, the pattern for input terminals P4 to P6 is an input pattern. FIG. 4 shows the relationship between the logic simulation data and the test pattern regarding the output terminal P2. Here, the horizontal axis is the time axis (ns), and the vertical axis is the logic level. Following the column of terminal P2 of the logic simulation data shown in FIG. 2, the logic waveform S in FIG.
is obtained. Regarding this logic waveform S, 250,
500 indicated by the arrow marked 750.1250.1750
The logical values for each ns are arranged at the terminal P shown in Figure 3.
This is the test pattern for 2.

オペレータが、論理シミュレーションデータとテストパ
ターンをシステム制御部１７に与えると、テストパター
ンは制御部ｌ１を経てパターンメモリ部１３に転送され
る。論理シミュレーションデータはそのままシステム制
御部１７に保持されている。また、第４図に示すような
論理波形Ｓの立ち上がりタイミングおよび立ち下がりタ
イミングの情報が制御部１１を経て機能テスト部１２に
取り込まれる。When an operator provides logic simulation data and a test pattern to the system control section 17, the test pattern is transferred to the pattern memory section 13 via the control section I1. The logical simulation data is held as is in the system control unit 17. Further, information on the rise timing and fall timing of the logic waveform S as shown in FIG. 4 is taken into the function test section 12 via the control section 11.

本装置によるテストの特徴は、少なくとも２回の機能テ
ストが連続して行われる点にある。第１回目の機能テス
トでは不良箇所が発見され、第２回目の機能テストでは
不良箇所についての波形観側が行われる。第１回目の機
能テストの手順は従来のＩＣテスタで行われているテス
トの手順と同じである。すなわち、機能テスト部１２が
、パターンメモリ部１３に記憶されているテストパター
ンを呼び出し、このテストパターンを用いてＩＣ２０の
機能テストを行う。具体的には、第３図に示すテストパ
ターンと、立ち上がりタイミングおよび立ち下がりタイ
ミングとに基づいて論理波形を生成し、この論理波形に
基づいて機能テストが行われる。すなわち、入力端子に
順次この論理波形に基づいた論理値を与えてゆき、同時
に出力端子から順次出力される論理値を取り込む作業が
行われる。A feature of the test using this device is that at least two functional tests are performed consecutively. In the first functional test, a defective location is discovered, and in the second functional test, waveform observation of the defective location is performed. The procedure for the first functional test is the same as that used in conventional IC testers. That is, the function test section 12 calls the test pattern stored in the pattern memory section 13 and performs a function test of the IC 20 using this test pattern. Specifically, a logic waveform is generated based on the test pattern shown in FIG. 3 and the rise timing and fall timing, and a functional test is performed based on this logic waveform. In other words, logical values based on this logical waveform are sequentially applied to the input terminals, and at the same time, logical values sequentially output from the output terminals are taken in.

いま、出力端子Ｐ２について、第４図に示す論理波形が
期待されるべき波形であるときに、第５図に示す実測波
形が得られたものとする。この場合のパターンは第６図
に示すようになる。このパターンを第３図に示す期待さ
れるべきパターンと比較すると、＊印を付した部分に不
一致を生じている。すなわち、出力端子Ｐ２の時刻１２
５０ｎＳにおける出力論理値は、期待値がｒＨＪである
のに対し、実際にはｒＬＪが出力されている。機能テス
ト部１２は、このような不一致の情報を不良内容メモリ
ｌ４に保存する。具体的には、不一致が生じた時系列上
の時点を示すテストパターンアドレス（この例では１２
５０ｎｓ）、不一致の生じた端子名（この例では端子Ｐ
２）、論理値の相違（この例ではｒＨＪ　−　ｒＬＪ　
）が不良内容メモリ１４に保存される。こうして、第１
回目の機能テストが終了すると、不良内容が不良内容メ
モリ１４に保存されることになる。Assume now that for the output terminal P2, when the logical waveform shown in FIG. 4 is the expected waveform, the measured waveform shown in FIG. 5 is obtained. The pattern in this case is as shown in FIG. When this pattern is compared with the expected pattern shown in FIG. 3, there is a discrepancy in the parts marked with *. That is, at time 12 of output terminal P2
The expected output logical value at 50 nS is rHJ, but rLJ is actually output. The function test unit 12 stores information on such mismatch in the defect content memory l4. Specifically, the test pattern address (in this example, 12
50ns), the name of the terminal where the mismatch occurred (in this example, the terminal P
2), logical value difference (in this example rHJ − rLJ
) is stored in the defect content memory 14. Thus, the first
When the first functional test is completed, the defect contents are stored in the defect contents memory 14.

第２回目の機能テストは、不良箇所の実際の論理波形を
取り込むことを目的として行われる．Ｍ４１回目の機能
テストによって、不良内容メモリｌ４内には、不良が時
刻１２５０ｎｓにおいて端子Ｐ２に生じていることが記
録されている。そこで、トリガー発生器１５は、この時
刻１２５Ｏｎｓ付近の波形を観測するのに適したトリガ
ー信号を発生する。たとえば、時刻１０００ｎｓ〜１５
００ｎｓにおける波形が観測できるようなトリガー信号
を発生すればよい。波形記憶部１６は、このトリガー信
号を受け、ＩＣ２０の端子Ｐ２から出力される波形をサ
ンプリングし、サンプリングされた波形はＡ／Ｄ変換さ
れた後に波形メモリ内に記憶される。こうして２回の機
能テストが終了すると、不良箇所の波形は波形記憶部１
６に記憶された状態となる。したがって、この後、シス
テム制御部１７によってこの波形をディスプレイ１８に
表示させればよい。The second functional test is conducted with the purpose of capturing the actual logic waveform of the defective location. As a result of the M41st function test, it is recorded in the defect content memory l4 that a defect occurred at the terminal P2 at time 1250 ns. Therefore, the trigger generator 15 generates a trigger signal suitable for observing the waveform around this time 125 Ons. For example, time 1000ns to 15
It is sufficient to generate a trigger signal whose waveform can be observed at 00 ns. The waveform storage unit 16 receives this trigger signal, samples the waveform output from the terminal P2 of the IC 20, and stores the sampled waveform in the waveform memory after being A/D converted. When the two functional tests are completed in this way, the waveform of the defective location is stored in the waveform storage unit 1.
6 will be stored. Therefore, after this, the system control unit 17 may display this waveform on the display 18.

この装置では、ディスプレイ１８には不良箇所の波形の
他にも種々の情報を同時に表示させるようにしている。In this device, the display 18 simultaneously displays various information in addition to the waveform of the defective location.

第７図はこの装置のディスプレイ１８の表示画面の一例
を示す図である。画面は、１８ａ〜１８ｅの５つの領域
に分割されている。FIG. 7 is a diagram showing an example of the display screen of the display 18 of this device. The screen is divided into five areas 18a to 18e.

領域１８ａには第３図に示すテストパターンが表示され
、更に不一致を生じた箇所には実際の論理値が付記され
ている。この例では、端子Ｐ２の１２５０ｎｓにおける
論理値の期待値であるｒＨＪの下に、実際に得られた論
理値ｒＬＪが付記されている。オペレータはこの表示に
より、どの端子に、どの時点で、どのような不一致が生
じたかを把握することができる。続く領域１８ｂはコマ
ンド領域であり、オペレータはこの領域内に表示された
コマンドメニューをカーソルで指示することにより、種
々のコマンド入力を行うことができる。The test pattern shown in FIG. 3 is displayed in the area 18a, and actual logical values are added to locations where mismatches occur. In this example, the actually obtained logical value rLJ is written below rHJ, which is the expected logical value of the terminal P2 at 1250 ns. This display allows the operator to understand which terminal, at what point, and what type of mismatch has occurred. The following area 18b is a command area, and the operator can input various commands by pointing the command menu displayed in this area with a cursor.

また、領域１８ｃには第２図に示す論理シミュレーショ
ンデータが表示される。オペレータはこの表示により、
論理波形の正確な立ち上がり時点あるいは立ち下がり時
点を認識することができる。Furthermore, the logic simulation data shown in FIG. 2 is displayed in the area 18c. This display allows the operator to
It is possible to recognize the exact rising or falling point of a logic waveform.

領域１８ｄは、本発明の特徴となる実測波形を表示する
領域である。すなわち、波形記憶部１６に記憶されてい
る波形がそのまま表示される。前述のように、この例で
は１２５Ｏｎｓ付近の波形がサンプリングされるように
トリガー信号が発生されているので、第５図に示す実測
波形のうち、１２５Ｏｎ　ｓ付近の波形のみが表示され
ている。オペレータは、領域１８ａの表示により、端子
Ｐ２の１゜２５０ｎｓにおける論理値に誤りがあること
を認識することができる。しかし、この表示だけでは、
具体的な誤りの原因を追究することは困難である。本装
置では、この領域１８ｄの表示により実際の波形を観察
することができるため、不良原因の解析が非常に容易に
なる。また、この装置では、期待されるべき論理波形を
領域１８ｅに表示させている。この論理波形は、領域１
８ｃに表示されている論理シミュレーションデータに基
づいて作成される。領域１８ｄに表示された実測波形と
の対比が容易なように、期待波形も１２５０ｎｓ付近の
ものを頭域１８ｅに表示させている。The area 18d is an area where the measured waveform, which is a feature of the present invention, is displayed. That is, the waveform stored in the waveform storage section 16 is displayed as is. As mentioned above, in this example, the trigger signal is generated so that the waveform around 125 On s is sampled, so of the measured waveforms shown in FIG. 5, only the waveform around 125 On s is displayed. The operator can recognize from the display in the area 18a that there is an error in the logical value of the terminal P2 at 1°250 ns. However, with only this display,
It is difficult to trace the specific cause of the error. In this device, since the actual waveform can be observed by displaying this area 18d, it becomes very easy to analyze the cause of the failure. Further, in this device, the expected logical waveform is displayed in the area 18e. This logic waveform is region 1
It is created based on the logic simulation data displayed in 8c. In order to facilitate comparison with the measured waveform displayed in the area 18d, the expected waveform around 1250 ns is also displayed in the head area 18e.

オペレータはこのように、テストパターン、論理シミュ
レーションデータ、不良箇所の実測波形および期待波形
を同一画面上で確認することができ、不良原因の解析の
ために多くの情報を得ることができる。In this way, the operator can check the test pattern, logic simulation data, measured waveform of the defective location, and expected waveform on the same screen, and can obtain a lot of information for analyzing the cause of the defect.

なお、上述の実施例では、不良箇所が１か所の列を示し
たが、不良箇所が複数ある場合にも同様の手順で各不良
箇所の波形を順次表示させてゆくことができる。この場
合、第２回目の機能テストにおいて、各不良箇所でそれ
ぞれトリガー信号を発生させ、複数の不良箇所の波形を
波形記憶部１６にすべて記憶しておき、これをディスプ
レイ１８の画面に順次表示させてゆけばよい。あるいは
、別な方法として、第２回目の機能テストにおいて、複
数の不良箇所の波形のうちの１つだけを記憶させこれを
表示し、続いて第３回目、第４回目、・・・・・・、と
磯能テストを腹数回数行い、その都度、異なる時点でト
リガー信号を発生させ、不良箇所の波形を毎回１つだけ
記ｔＩ！させてこれを表示するという方法をとってもよ
い。後者の方法は前者の方法に比べ、波形記憶部１６の
波形メモリの容量が小さくてすむというメリットがある
。また、上述の実施例では、実測波形と明待波形とを、
それぞれ領域１８ｄと１８ｅという別々の領域に表示さ
せているが、これらを同一の領域に重復させて表示させ
てもよい。In the above-described embodiment, a column with one defective location is shown, but even if there are multiple defective locations, the waveforms of each defective location can be sequentially displayed using the same procedure. In this case, in the second function test, a trigger signal is generated at each defective location, all waveforms of multiple defective locations are stored in the waveform storage unit 16, and these are sequentially displayed on the screen of the display 18. Just go. Alternatively, as another method, in the second functional test, only one of the waveforms of multiple defective locations is memorized and displayed, and then in the third, fourth, etc.・Do the Isono test several times, generate a trigger signal at a different point each time, and record only one waveform of the defective location each time! You may also use a method of displaying this. The latter method has the advantage that the capacity of the waveform memory of the waveform storage section 16 is smaller than the former method. In addition, in the above-mentioned embodiment, the measured waveform and the Memachi waveform are
Although they are displayed in separate areas 18d and 18e, they may be displayed overlappingly in the same area.

〔発明の効果〕〔Effect of the invention〕

以上のとおり本発明によるＩＣテスト装置では、第１回
目の機能テストで不一致の生じた時点を記憶し、第２回
目の機能テストでこの不一致の生じた時点に合わせてト
リガーをかけて実Ａｐ１波形を記録するようにしたため
、不良箇所の実波形のディスプレイ表示を自動的に行う
ことができるようになる。As described above, the IC test device according to the present invention memorizes the point in time when a mismatch occurs in the first functional test, and applies a trigger at the point in time when the mismatch occurs in the second functional test to generate the actual Ap1 waveform. Since the current waveform is recorded, the actual waveform of the defective location can be automatically displayed on the display.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例に係るＩＣテスト装置の構成
を示すブロック図、第２図は第１図に示す装置で用いる
論理シミュレーションデータの一例を示す図、第３図は
第１図に示す装置で用いるテストパターンの一例を示す
図、第４図は第２図に示す論理シミュレーションデータ
に対応する期待波形図、第５図は第４図の期待波形図に
対応して得られた実測波形図、第６図は第５図に示す実
測波形に対応する実測パターン図、第７図は第１図に示
す装置のディスプレイ画面図である。 Ｐ１〜Ｐ３・・・出力端子、Ｐ４〜Ｐ６・・・入力端子
、１８ａ・・・テストパターン表示領域、１８ｂ・・・
コマンド表示領域、１８Ｃ・・・論理シミュレーション
データ表示領域、１８ｄ・・・実測波形表示領域、１８
ｅ・・・期待波形表示領域。 論理シミュレーショ）テ一タ 第２図 第４図 第５図 第６図 第７図FIG. 1 is a block diagram showing the configuration of an IC test device according to an embodiment of the present invention, FIG. 2 is a diagram showing an example of logic simulation data used in the device shown in FIG. 1, and FIG. 3 is a diagram similar to the one shown in FIG. Figure 4 is an expected waveform diagram corresponding to the logic simulation data shown in Figure 2. Figure 5 is an expected waveform diagram obtained corresponding to the expected waveform diagram in Figure 4. 6 is an actual measurement pattern diagram corresponding to the actual measurement waveform shown in FIG. 5, and FIG. 7 is a display screen diagram of the apparatus shown in FIG. 1. P1-P3...output terminal, P4-P6...input terminal, 18a...test pattern display area, 18b...
Command display area, 18C... Logical simulation data display area, 18d... Measured waveform display area, 18
e...Expected waveform display area. Logic simulation) data Figure 2 Figure 4 Figure 5 Figure 6 Figure 7

Claims (1)

【特許請求の範囲】 時系列で与えられた入力パターンおよび出力パターンを
保持するパターンメモリ部と、 前記入力パターンを被テスト対象となるＩＣに順次入力
し、これに基づいてこのＩＣから順次出力される出力デ
ータを得るという機能テスト、を行う機能テスト部と、 前記機能テストにおいて得られた出力データと前記出力
パターンとの間に不一致が生じた場合に、不一致が生じ
た時系列的な時点を記憶する不良内容メモリと、 前記不良内容メモリ内に記憶された時点に基づいて、ト
リガー信号を発生するトリガー発生器と、前記トリガー
信号が示す時点において、前記ＩＣから出力される出力
データの波形を記憶する波形記憶部と、 前記波形記憶部に記憶された波形を表示するディスプレ
イ装置と、 前記機能テスト部に少なくとも２回の機能テストを行う
よう指示し、１回目の機能テスト時には不一致が生じた
時点を前記不良内容メモリに記憶させ、２回目の機能テ
スト時には前記トリガー発生器にトリガー信号を発生さ
せて出力データの波形を波形記憶部に記憶させ、不一致
の生じた時点における出力データ波形を前記ディスプレ
イ装置に表示させるように制御する制御手段と、 を備えることを特徴とするＩＣテスト装置。[Scope of Claims] A pattern memory unit that holds input patterns and output patterns given in time series; and a pattern memory unit that sequentially inputs the input patterns to an IC to be tested and sequentially outputs them from the IC based on the input patterns. A functional test section that performs a functional test to obtain output data according to the function test, and when a discrepancy occurs between the output data obtained in the functional test and the output pattern, the function test section determines the chronological point in time at which the discrepancy occurred. a fault content memory for storing; a trigger generator for generating a trigger signal based on the time point stored in the fault content memory; and a trigger generator for generating a waveform of output data output from the IC at a time point indicated by the trigger signal. A waveform storage unit for storing, a display device for displaying the waveform stored in the waveform storage unit, and a function test unit are instructed to perform at least two function tests, and when a discrepancy occurs during the first function test, The time point is stored in the failure content memory, and at the time of the second function test, the trigger generator generates a trigger signal and the waveform of the output data is stored in the waveform storage section, and the output data waveform at the time when the mismatch occurs is stored in the memory. An IC test device comprising: a control means for controlling display on a display device;