JP3120990B2 - Data collection device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ等のIC試験装置における試験
結果やパターン情報を記憶するデータ収集装置に関す
る。The present invention relates to a data collection device that stores test results and pattern information in an IC test device such as a semiconductor memory.
従来の装置は、特開昭56−73354号に記載のように、
テスト後の不良解析の効率向上を目的に、パターン発生
器から出力される数種類の出力情報（アドレス、デー
タ、期待値パターン、パターン数）毎に対応したメモリ
に、記憶条件を個別に設定できるようにして、各々異な
る条件で記憶することにより不良解析時に有用なデータ
を得る不良解析装置となっている。As described in Japanese Patent Application Laid-Open No. 56-73354,
In order to improve the efficiency of failure analysis after testing, storage conditions can be individually set in memories corresponding to several types of output information (address, data, expected value pattern, number of patterns) output from the pattern generator. Thus, a failure analysis device that obtains useful data at the time of failure analysis by storing under different conditions is provided.
従来の試験装置の構成を第９図に示す。同図に示すよ
うに、被試験素子（DUT）３にパターン発生器１からデ
ータセレクタを介して入力データを与え、その応答出力
と期待値とを比較器４でその不一致を検出し、上記被試
験素子３の不良アドレスに対応してフェイルメモリ５に
記録する。又、履歴データメモリ６には不良が検出され
た前後におけるパターン発生器１からの出力情報等を後
の不良解析のために記録する。データセレクタ２はパタ
ーン発生器１からのパターンデータを被試験素子３へ与
えるドライバパターン（入力データ）と判定用の期待値
パターンとをパターン発生器１からの別の制御信号（図
示せず）により自動的に選択して供給するものである。FIG. 9 shows the configuration of a conventional test apparatus. As shown in the figure, input data is supplied from a pattern generator 1 to a device under test (DUT) 3 via a data selector, and the response output and the expected value are detected by a comparator 4 as a mismatch. The data is recorded in the fail memory 5 corresponding to the defective address of the test element 3. In the history data memory 6, output information from the pattern generator 1 before and after the failure is detected is recorded for later failure analysis. The data selector 2 determines a driver pattern (input data) for providing the pattern data from the pattern generator 1 to the device under test 3 and an expected value pattern for determination by another control signal (not shown) from the pattern generator 1. It is automatically selected and supplied.
このような従来の不良解析装置はパターンデバッグ用
に有効なデータを記憶するためのものではなく、パター
ンデバッグに必要なデータ例えば、被試験素子３へ与え
られる各種の制御情報やパターンデータ等のタイミング
条件、パターンプログラムカウンタの値、さらに、パタ
ーン発生器の内部制御情報（例えば第４図において説明
するマーク信号など）等のデータは考慮されていない。Such a conventional failure analyzer is not for storing data effective for pattern debugging, but for data necessary for pattern debugging, for example, timing of various control information and pattern data given to the device under test 3. The condition, the value of the pattern program counter, and data such as the internal control information of the pattern generator (for example, the mark signal described in FIG. 4) are not considered.
一般に、ユーザ等が作成したテストパターンをデバッ
グする場合には、意図した信号が実際に被試験素子に与
えられているかどうかをプログラムを走らせながらオシ
ロスコープ等でそのパターンの出力信号波形を観察する
ことにより、直接行なわれており、最も確実な方法であ
る。しかし、この確認にはある程度の専門的技術を要
し、又多くの信号の時系列パターンを目視で判定しなけ
ればならず、さらに、オシロスコープでの観察を容易と
するために場合によっては実際の使用に供されないパタ
ーンを挿入（ループなど）したり、元のプログラムを加
工して行なうことも必要になる場合がある。Generally, when debugging a test pattern created by a user or the like, by observing the output signal waveform of the pattern with an oscilloscope or the like while running a program, it is determined whether an intended signal is actually given to the device under test. It is done directly and is the most reliable method. However, this confirmation requires a certain amount of technical skill, and the time series pattern of many signals must be determined visually.In addition, in order to facilitate observation with an oscilloscope, actual confirmation may be necessary. In some cases, it is necessary to insert a pattern that is not used (such as a loop) or to process the original program.
又、テストパターンプログラムのデバッグは、パター
ン発生器に内蔵されているパターンデバッガと呼ばれる
デバッグツールを使用して、１ステップ毎のトレースに
より、内部レジスタや出力パターンの内容を確認してい
た。しかしながら、この方法は、実行速度が遅く、実際
の試験時に使用される速度でのデバッグが行なえず、目
標とする部分に達する迄にプログラムカウンタやアドレ
ス指定等、毎回設定する必要があり手操作に多くの時間
を要している。In debugging a test pattern program, a debug tool called a pattern debugger built in the pattern generator is used to confirm the contents of the internal registers and output patterns by tracing for each step. However, this method is slow in execution speed, cannot be debugged at the speed used in the actual test, and must be set every time, such as program counter and address designation, until the target part is reached. It takes a lot of time.
上記従来技術はパターンデバッグの効率向上の観点に
ついて配慮がされておらず、プログラムしたパターンの
確認に多大の時間を要するといった問題があった。又、
局部の着目パターンを確認するために、本来のプログラ
ムを走行させながら確認することが困難なような問題が
あった。The above prior art does not consider the viewpoint of improving the efficiency of pattern debugging, and has a problem that it takes a lot of time to confirm a programmed pattern. or,
There is a problem that it is difficult to check the local focused pattern while running the original program in order to check the pattern of interest.
本発明の目的は、上記した従来の欠点をなくし、実際
の試験に供されるパターンプログラムでのデバッグを実
使用速度で効率的にかつ定量的に行なえる手段を提供す
ることにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned conventional drawbacks and to provide means for efficiently and quantitatively debugging with a pattern program used for an actual test at an actual use speed.
又、もう一つの目的はテスト後の不良解析やテスト前
のパターンデバッグにおいて、共通のデータベースとな
り得るデータ収集装置を提供することにある。Another object of the present invention is to provide a data collection device that can be used as a common database in failure analysis after a test and pattern debugging before a test.
上記目的を達成するために、本発明のデータ収集装置
は、被試験素子のフェイル情報を少なくとも記憶する記
憶手段と、上記パターン発生器の出力情報を少なくとも
記憶する記憶手段との少なくとも２組の記憶手段と、該
２組の記憶手段のそれぞれに上記フェイル情報およびパ
ターン発生器の出力情報を各記憶手段毎に選択的に情報
の格納を行なう取込条件生成手段と、上記記憶手段から
格納データを選択して読み出す選択手段と、読み出しデ
ータをパターンの波形として表示する表示装置とを備え
ることにより試験用パターンのデバッグを行うことを特
徴とする。In order to achieve the above object, the data collection apparatus of the present invention has at least two sets of storage means, a storage means for storing at least fail information of a device under test, and a storage means for storing at least output information of the pattern generator. Means, capture condition generating means for selectively storing the fail information and the output information of the pattern generator in each of the two sets of storage means for each storage means, and storing the stored data from the storage means. A test pattern is debugged by providing a selecting means for selecting and reading and a display device for displaying read data as a pattern waveform.
すなわち、従来、テスト時にのみ使用されていたフェ
イルメモリや不良履歴データメモリをパターンデバッグ
時にも有効に利用できるように、本発明では上記取込条
件生成手段が、デバッグ時に有効となる格納情報をもフ
ェイルメモリや履歴データメモリの各記憶手段に選択的
に記憶制御するものである。そしてこのようにパターン
デバッグまたは不良解析時に共通の記憶手段を利用でき
るようにし、パターンデバッグ時に実使用動作時の波形
表示を得てデバッグ処理の効率化を図るものである。That is, in order to effectively use the fail memory and the failure history data memory conventionally used only at the time of the test at the time of pattern debugging, according to the present invention, the capture condition generating means also stores the storage information that is effective at the time of debugging. The storage is selectively controlled in each storage means of the fail memory and the history data memory. In this way, the common storage means can be used at the time of pattern debugging or failure analysis, and the waveform display at the time of actual use operation is obtained at the time of pattern debugging to improve the efficiency of the debugging process.
ここで、上記取込条件生成手段として、パターン発生
器が有するデバッグ条件生成機能と少なくとも同一の機
能を有するようにすれば、被試験素子への実際の入力波
形と出力波形との対応を容易に把握するうえで好まし
い。Here, if the capture condition generating means has at least the same function as the debug condition generating function of the pattern generator, the correspondence between the actual input waveform to the device under test and the output waveform can be easily determined. It is preferable for grasping.
さらに、上記取込条件生成手段による情報の取込条件
として、パターン発生器から出力されるパターンデバッ
グ用トリガ信号によるか、あるいはパターン発生器の内
部制御情報の１つとして発生したパターンデータの任意
の位置に目印として付加するビットコードであるマーク
信号により、記憶手段への情報の書込制御を行なうよう
にすることが、従来の波形観測やパターンデバッガの機
能を使える構成とするうえで好ましい。Further, the information acquisition condition by the acquisition condition generating means may be a pattern debug trigger signal output from the pattern generator or an arbitrary pattern data generated as one of the internal control information of the pattern generator. It is preferable to control writing of information to the storage means by using a mark signal which is a bit code added as a mark to a position in order to provide a configuration that can use functions of a conventional waveform observation and a pattern debugger.
またあるいは２組の記憶手段のうち、一方の記憶手段
にはパターン発生器の出力データを格納し、他方の記憶
手段にはDC計測時の試験結果を格納することにすれば、
被試験素子にパターンを印加する動作状態で、短絡やリ
ーク電流等の直流的な計測結果を履歴データとして記憶
できる。Alternatively, of the two sets of storage means, if one of the storage means stores the output data of the pattern generator and the other storage means stores the test result at the time of DC measurement,
In an operation state in which a pattern is applied to the device under test, a DC measurement result such as a short circuit or a leak current can be stored as history data.
さらに上記パターン発生器の出力情報および、第４図
においてPG制御クロック、PGコントロール、マーク等パ
ターン発生器（PG）出力データパターン生成を制御して
いるデータである内部制御情報の上記記憶手段への格納
を、パターンデバッグ時においても、試験時の所定の動
作速度と同一条件の動作速度で行えば、実使用状態での
動作を正確に把握する上で好ましい。Further, the output information of the pattern generator and the internal control information which is data for controlling the generation of a pattern generator (PG) output data pattern such as a PG control clock, a PG control and a mark in FIG. It is preferable that the storage be performed at the same operating speed as the predetermined operating speed at the time of the test, even in pattern debugging, in order to accurately grasp the operation in the actual use state.
ここで本発明のデータ収集装置の表示装置は、上記の
少なくも２組の記憶手段に格納したデータを読み出し
て、１つの表示面内にビットマップ表示画面、出力波形
表示画面、プログラムソースリスト表示画面、操作メニ
ュー画面を少なくも表示することを特徴とする。Here, the display device of the data collection device of the present invention reads out the data stored in at least the two sets of storage means, and displays a bit map display screen, an output waveform display screen, and a program source list display on one display surface. A screen and an operation menu screen are displayed at least.
すなわち、ビットマップ表示画面ではフェイル結果や
パターン発生器の出力パターンや期待値などをアドレス
に対応して表示し、出力波形表示画面ではパターン発生
器出力情報などをタイミングを考慮した出力波形で表示
し、またプログラムソースリスト表示画面はパターンデ
バッグの際のプログラムソースリストを表示するもので
ある。That is, the bitmap display screen displays the fail result, the output pattern of the pattern generator, the expected value, etc. corresponding to the address, and the output waveform display screen displays the output information of the pattern generator, etc. in an output waveform considering the timing. The program source list display screen displays a program source list for pattern debugging.
本発明では、テストパターンプログラムの全ステップ
に渉る論理パターンの確認を行なうためのフェイルメモ
リへの条件付格納とパターンの局所に於けるシーケンス
等の確認を行なう局所デバッグには履歴データメモリを
使用して、パターン発生器の出力情報や内部制御情報を
記憶する。このとき各々の記憶手段に取込む際に取込条
件生成手段は、パターン発生器の各種の動作状態に応じ
て、上記取込情報の取得制御を行なう。フェイルメモリ
はパターン発生器の出力するアドレスによって動作し、
その出力期待値や被試験素子の入力パターン等を記憶す
る。履歴データメモリは、テストサイクルの各クロック
毎に時系列にパターン発生器の出力情報やその内部情報
を記憶する。フェイルメモリと履歴データメモリへの取
込みは条件生成手段の同一条件で連動して動作でき、又
個別に異なる条件での動作もできる。これによって、デ
バッグをしたい個所毎の取込み条件の設定と上記記憶手
段から読出した表示パターンの確認を繰返し実行するこ
とにより、従来の波形観察と同様にパターンデバッグを
定量的に行うことが可能になる。In the present invention, a history data memory is used for conditional storage in a fail memory for checking a logical pattern over all steps of a test pattern program and local debugging for checking a sequence or the like in a local pattern. Then, the output information and the internal control information of the pattern generator are stored. At this time, when the data is taken into each of the storage means, the taking condition generating means controls the acquisition of the taking information in accordance with various operation states of the pattern generator. The fail memory operates according to the address output from the pattern generator,
The output expected value and the input pattern of the device under test are stored. The history data memory stores the output information of the pattern generator and its internal information in a time series for each clock of the test cycle. The fetching into the fail memory and the history data memory can be operated in conjunction with the same condition of the condition generating means, or can be individually performed under different conditions. This makes it possible to perform pattern debugging quantitatively in the same way as conventional waveform observation by repeatedly executing the setting of the capture condition for each location to be debugged and the confirmation of the display pattern read from the storage means. .
すなわち、パターンデバッグ時における、このような
実使用動作時の波形表示により、パターンプログラムの
修正、テストランの一連のデバッグ処理の効率化を図る
ことが可能になる。In other words, such a waveform display at the time of actual use operation at the time of pattern debugging makes it possible to correct the pattern program and improve the efficiency of a series of debugging processes in a test run.
同一試験装置でパターンプログラムのデバッグと試験
後の解析を効率的に行なえることになる。With the same test apparatus, debugging of the pattern program and analysis after the test can be performed efficiently.
さらにパターンデバッグ時と不良解析時と共通の記憶
手段を利用できることは、情報の有効利用を図ることが
可能になり、上記デバッグ処理の一層の効率化をもたら
す。Further, the fact that a common storage means can be used at the time of pattern debugging and at the time of failure analysis makes it possible to effectively use information, thereby further increasing the efficiency of the debugging process.
また取込条件生成手段として、パターン発生器が有す
るデバッグ条件生成機能と少なくとも同一の機能を有す
るようにすることにより、記憶手段にパターン情報やフ
ェイル情報を選択的にかつ実際の高速使用状態で記憶す
ることが容易となり、したがって、被試験素子への実際
の入力波形と出力波形との対応を容易に把握することが
可能になる。Also, by having at least the same function as the debug condition generation function of the pattern generator as the capture condition generation means, pattern information and fail information can be selectively and stored in the storage means in an actual high-speed use state. Therefore, the correspondence between the actual input waveform to the device under test and the output waveform can be easily grasped.
また２組の記憶手段のうち、一方の記憶手段にはパタ
ーン発生器の出力データを格納し、他方の記憶手段には
DC計測時の試験結果を格納することにすれば、DCフェイ
ルの内容などを詳細に調べることが可能になり、したが
って、試験装置の記憶手段の有効活用が図れ、かつ、総
合的なテストの大幅な効率向上をもたらす。Also, of the two sets of storage means, one of the storage means stores the output data of the pattern generator, and the other storage means stores the output data.
By storing the test results at the time of DC measurement, it is possible to check the details of the DC failure, etc., so that the storage means of the test equipment can be used effectively and the overall test can be greatly improved. Results in greater efficiency.
本発明のデータ収集装置で、上記の少なくも２組の記
憶手段に格納したデータを読み出して、１つの表示面内
にビットマップ表示画面、出力波形表示画面、プログラ
ムソースリスト表示画面、操作メニュー画面を少なくも
表示するので、これにより、ビットマップ表示画面や出
力表示画面でフェイル結果をフェイル時の信号やその他
の条件を対応させて観測することが可能になるし、また
プログラムソースリストを見ながら操作メニュー画面か
らデバッグや解析時の指示を行ってパターンデバッグを
行うことが可能になる。In the data collection device of the present invention, the data stored in at least the two sets of storage means are read out, and a bit map display screen, an output waveform display screen, a program source list display screen, an operation menu screen are displayed on one display surface. This makes it possible to observe the failure result on the bitmap display screen or output display screen in accordance with the signal and other conditions at the time of failure, and also while viewing the program source list. It becomes possible to perform pattern debugging by giving instructions for debugging and analysis from the operation menu screen.
第１図は本発明の一実施例の構成図を示すものであ
り、これをさらに第２図以降を用いて詳細に説明する。FIG. 1 shows a block diagram of an embodiment of the present invention, which will be described in detail with reference to FIG.
第２図は本発明のパターンデバッグ方法を説明する試
験装置の全体構成図である。従来の波形観測とパターン
デバッガの機能によるデバッグ機能をそのまま使える構
成とし、その上に新たにメモリユニット15を使用した取
込条件生成部16を設け、パターン発生器１のデバッグ条
件生成部12の機能と取込条件生成部16の機能の共通化を
図った。FIG. 2 is an overall configuration diagram of a test apparatus for explaining a pattern debugging method of the present invention. The debug function based on the conventional waveform observation and pattern debugger functions can be used as it is, and an acquisition condition generator 16 using a new memory unit 15 is additionally provided. The function of the debug condition generator 12 of the pattern generator 1 is provided. And the function of the capture condition generation unit 16 were standardized.
テスト設計者によって作成されたテストパターンプロ
グラムのパターンデバッグは、対象とするパターンソー
スリストを参照しながら、ステートメント指示により１
ステップ毎のトレース動作により、パターン発生器１の
パターン命令メモリ11やレジスタの設定値、出力演算デ
ータ等を計算器10から読出して確認し、不具合が発生し
た場合は対象パターンをエディタ操作によりプログラム
変更し、確認と修正を行なう。デバッグモードとして
は、実行ステップ数やプログラムカウンタ数などを指示
して、その時点でブレークさせてレジスタ等の内容をチ
ェックするモードや１つの命令を何回か繰返し実行させ
るレピートモード等がある。さらに、上記パターンデバ
ッグではパターン発生器１の出口に於けるパターンデー
タの確認のみであるため、実際の被試験素子３に最も近
いドライバから与えられる入力データや期待値データを
直接波形観測装置18で確認するために、試験装置の外部
出力端子17に波形観測用のトリガ信号を発生させて、前
記データの観測が行なえる構成としている。トリガ信号
はデバッグ条件生成部12に予め、数種類のパターンデバ
ッグモードの中から指定することによって、その信号発
生が行なわれる。The pattern debug of the test pattern program created by the test designer can be performed by referring to the target pattern source list and by specifying a statement.
By the trace operation for each step, the pattern instruction memory 11 of the pattern generator 1, the set value of the register, the output operation data, etc. are read from the calculator 10 and confirmed. If a problem occurs, the target pattern is changed to a program by an editor operation. Check and correct. As the debug mode, there are a mode in which the number of execution steps and the number of program counters are specified, a break is performed at that time to check the contents of registers and the like, and a repeat mode in which one instruction is repeatedly executed several times. Further, in the pattern debugging, only the pattern data at the exit of the pattern generator 1 is confirmed. Therefore, input data and expected value data provided from a driver closest to the actual device under test 3 are directly input to the waveform observation device 18. For confirmation, a trigger signal for waveform observation is generated at the external output terminal 17 of the test apparatus, so that the data can be observed. The trigger signal is generated by designating the trigger condition generation unit 12 in advance from among several types of pattern debug modes.
波形を観測するためのデバッグ条件には、例えば、パ
ターン発生器１に含まれるステップカウンタやプログラ
ムカウンタの値が設定値と一致したときトリガを発生し
たり、パターン発生器１の出力アドレスＸ、Ｙがある値
になったとき、あるいは上記条件の組合せ（ANDなど）
によりトリガを発生するモードがある。The debug conditions for observing the waveform include, for example, a trigger is generated when the value of a step counter or a program counter included in the pattern generator 1 matches a set value, and the output addresses X and Y of the pattern generator 1 are set. When a certain value is reached, or a combination of the above conditions (such as AND)
Trigger mode.
第２図に示したデバッグ条件生成部12から出力される
トリガ信号は、テスト時に使われるパターン発生器１の
パターンデータ（制御信号など）と切替えて流用される
こともある。The trigger signal output from the debug condition generator 12 shown in FIG. 2 may be used by switching to the pattern data (control signal, etc.) of the pattern generator 1 used at the time of the test.
本発明ではパターン発生器１と計算器10を介してパタ
ーントレースや波形観測装置により波形をみながらパタ
ーンデバッグを行なう比較的低速動作でのパターンデバ
ッグに対して、少なくともパターン発生器１内のデバッ
グ条件生成部12と同一機能を持たせた取込条件生成部16
を設けることにより、メモリユニット15にパターン情報
やフェイル情報を選択的にかつ実際の高速使用状態で記
憶するため、後の計算器10からの読出し処理により、リ
アルタイムの波形観測によるパターンデバッグと同等以
上の定量的な評価を行なうことができる。According to the present invention, at least debugging conditions in the pattern generator 1 are required for pattern debugging at a relatively low speed operation in which pattern debugging is performed while observing a waveform by a pattern trace or a waveform observation device via the pattern generator 1 and the calculator 10. Capture condition generation unit 16 having the same function as generation unit 12
To store pattern information and fail information in the memory unit 15 selectively and in an actual high-speed use state, so that later reading processing from the calculator 10 is equivalent to or better than pattern debugging by real-time waveform observation. Can be quantitatively evaluated.
又、総合的なパターンデバッグではテスト済みの試験
素子３を装着して、良品がパスすることを確認したりす
ることも行なわれる。In comprehensive pattern debugging, a test element 3 that has been tested is mounted to confirm that a non-defective product passes.
メモリユニット15と取込条件生成部16の関係を第３図
のデータ取込方式図でさらに説明する。The relationship between the memory unit 15 and the fetch condition generator 16 will be further described with reference to the data fetch method diagram of FIG.
第２図におけるメモリユニット15はフェイルメモリ５
と履歴データメモリ６とから成り、取込条件生成部16は
それらの記憶手段に入力される試験結果やパターン発生
器１の出力情報、内部制御情報などの書込みを共通の制
御条件で制御する。フェイルメモリ５は被試験素子（DU
T）３と少なくとも同等以上の通常のメモリ素子で構成
され、又、履歴データメモリ６は、時系列にデータを取
込むため、一定のメモリ容量を持ったファーストイン、
ファーストアウト（FIFO:先入れ先出しメモリ）等のメ
モリが使用されるが、通常のメモリでも容易に構成でき
る。又、短絡やリーク電流等の直流的な計測をするDC計
測ユニット19は被試験素子３がパターン発生器１により
アクセスされている動作状態において、その入出力ピン
の電流測定などを行ない、その良否判定結果を出力す
る。このDC判定結果は通常のメモリ機能試験結果とは別
にいろいろな項目が順番に出力されるためこれら各項目
を履歴データメモリ６に記憶される。The memory unit 15 in FIG.
And a history data memory 6. The acquisition condition generation unit 16 controls writing of test results, output information of the pattern generator 1, and internal control information input to the storage means under common control conditions. The fail memory 5 is a device under test (DU
T) is composed of a normal memory element at least equal to or larger than 3, and the history data memory 6 is a first-in, fixed-capacity memory having a certain memory capacity for taking in data in time series.
A memory such as a first-out (FIFO: first-in first-out memory) is used, but a normal memory can be easily configured. The DC measurement unit 19 for measuring DC such as short circuit and leak current performs current measurement of the input / output pins in the operation state in which the device under test 3 is being accessed by the pattern generator 1. Output the judgment result. Since various items of this DC judgment result are output in order separately from the normal memory function test result, these items are stored in the history data memory 6.
次に、テスト時の不良解析用と非テスト時のパターン
デバッグにおいて、フェイルメモリ５と履歴データメモ
リ６に格納されるデータの種類と取込条件生成部16での
取込条件をまとめて第４図に示す。第４図においてPG情
報とはパターン発生器１の出力情報の中に含まれるもの
で、表記のうちPGアドレスとPGデータとでデータパター
ンを形成している。また、PG制御クロック、PGコントロ
ール、マーク、プログラマブルカウンタ、ステップカウ
ンタで内部制御情報を形成している。なお、第４図中で
CNTはコントロール信号、EINVは波形の反転信号、R/WC
は読み書き制御信号、DOはデータである。Next, the types of data stored in the fail memory 5 and the history data memory 6 and the fetching conditions in the fetching condition generator 16 are summarized in the fourth pattern for failure analysis during test and for pattern debugging during non-test. Shown in the figure. In FIG. 4, the PG information is included in the output information of the pattern generator 1, and the PG address and the PG data in the notation form a data pattern. The internal control information is formed by a PG control clock, a PG control, a mark, a programmable counter, and a step counter. Note that in FIG.
CNT is the control signal, EINV is the inverted signal of the waveform, R / WC
Is a read / write control signal, and DO is data.
第５図及び第６図は第１図の本発明のデータ収集装置
の要部を説明する図である。まず、第５図で取込条件生
成部16から記憶手段であるフェイルメモリ５および履歴
データメモリ６を制御する方法について説明する。今、
被試験素子３の装着されていない状態でパターンデバッ
グを行なう場合について考える。フェイルメモリ５のア
ドレス入力Ａには、第１図のマルチプレクサ（MPX）23
で選択されたパターン発生器１の出力しているPGアドレ
スが入力されており、又、データ入力Diには同様にマル
チプレクサ23でパターン発生器１の出力しているデータ
（期待値及び入力パターンやそれらの識別パターン等）
が入力され、このデータがフェイルメモリ５に格納され
る。このとき、フェイルデータは第１図のチャネル選択
器21の出力で‘H'レベル固定に制御されている。又、被
試験素子を装着した状態でパターンデバッグを行なう場
合には、Di入力のPGデータは第１図のアドレス、データ
制御部22により‘H'固定となり、フェイルデータの入力
は、第１図のチャネル選択器21から選択された被試験素
子３の試験結果が入力される。その結果、フェイルメモ
リ５には被試験素子３のアドレスに対応したパスまたは
フェイルのデータが格納される。このとき、取込条件生
成部16は、フェイルメモリ５への書込制御信号をゲート
280に与え、ゲート280の出力としてフェイルメモリ５の
WE入力に制御信号を発生させて、書込みが行なわれる。
この書込制御信号は、取込条件生成部16で条件成立時に
のみライトクロックを発生する。FIG. 5 and FIG. 6 are diagrams for explaining the main parts of the data collection device of the present invention shown in FIG. First, a method for controlling the fail memory 5 and the history data memory 6 as storage means from the capture condition generating unit 16 will be described with reference to FIG. now,
Consider a case where pattern debugging is performed in a state where the device under test 3 is not mounted. The multiplexer (MPX) 23 shown in FIG.
The PG address output from the pattern generator 1 selected in the step (1) is input to the data input Di, and the data (expected value and input pattern, Their identification patterns, etc.)
Is input, and this data is stored in the fail memory 5. At this time, the fail data is controlled to be fixed at the “H” level by the output of the channel selector 21 in FIG. When pattern debugging is performed with the device under test mounted, the PG data of the Di input is fixed to “H” by the address and data control unit 22 in FIG. 1, and the input of the fail data is performed in FIG. The test result of the device under test 3 selected from the channel selector 21 is input. As a result, the fail memory 5 stores pass or fail data corresponding to the address of the device under test 3. At this time, the capture condition generation unit 16 gates the write control signal to the fail memory 5
280, and as an output of the gate 280,
Writing is performed by generating a control signal at the WE input.
This write control signal generates a write clock only when the condition is satisfied by the fetch condition generator 16.
第６図は取込条件生成部16からフェイルメモリ５およ
び履歴データメモリ６を制御するもう一つの方法を示す
図である。FIG. 6 is a diagram showing another method of controlling the fail memory 5 and the history data memory 6 from the fetch condition generating unit 16.
取込条件生成部16が書込制御ゲート281に送出する書
込制御信号は、第５図では１本のリード／ライト信号で
あるのに対し、第６図では条件成立時間内で信号がON
（例えば‘H'）するスタート／ストップ信号とテストサ
イクルに同期し、連続したライトクロック信号との２本
により制御を行なう。これにより、履歴データメモリ６
は、スタート／ストップ信号により書込選択（CS端子入
力）され、又ライトクロック（WE端子入力）により、CS
の有効期間内で入力データDiの書込みが行なわれる。あ
るいは、履歴データメモリ６の制御はフェイルメモリ５
のWE入力の制御と同様に図示しないが他のゲートを用い
てWEのみの制御を行なっても実現できる。The write control signal sent by the fetch condition generation unit 16 to the write control gate 281 is a single read / write signal in FIG. 5, whereas the signal is turned on within the condition satisfaction time in FIG.
Control is performed by two lines of a start / stop signal (for example, “H”) and a continuous write clock signal in synchronization with the test cycle. Thus, the history data memory 6
Is selected by a start / stop signal (CS pin input), and by a write clock (WE pin input),
Is written within the valid period of. Alternatively, the history data memory 6 is controlled by the fail memory 5
Similar to the control of the WE input, although not shown, it can be realized by controlling only the WE using another gate.
次に、第１図の取込条件生成部16の内部処理とその動
作を第７図の構成図に基づいて説明する。同図の上部に
履歴データメモリ６を示し、下部に第１図の取込条件生
成部16の詳細構成を示した。フェイルメモリ５と履歴デ
ータメモリ６に取込む際の共通条件としては、第４図に
示す格納条件及び格納時の開始条件とその停止条件があ
る。Next, the internal processing and operation of the capture condition generation unit 16 in FIG. 1 will be described based on the configuration diagram in FIG. The upper part of the figure shows the history data memory 6, and the lower part shows the detailed configuration of the capture condition generator 16 of FIG. Common conditions for loading data into the fail memory 5 and the history data memory 6 include a storage condition, a storage start condition, and a storage stop condition shown in FIG.
格納条件は開始条件を満足してから、停止条件を満足
する迄の間にのみ有効となり、この間に発生した格納条
件を満足した場合にテスタ内の基準クロックに同期し
て、記憶手段へ格納が行なわれる。これらの条件の組合
せは24通り（格納条件４×開始条件２×停止条件×３＝
24）あり、第７図では開始条件（ステップカウンタSCと
プログラムカウンタPC）と停止条件（SC、PC、フェイル
カウンタFC）の組合せ回路６式をフリップフロップF/F3
0a〜30fで構成し、さらにその６通りのスタート／スト
ップ条件回路を格納条件（各サイクル毎に毎回格納する
無条件とフェイル発生毎、指定アドレス範囲内のステッ
プ毎、マーク信号又はトリガ信号の論理値毎）毎に４組
のAND−OR−ANDの基本ゲート31a〜31dを使用して、24通
りの組合せ条件を生成する。この組合せの選択は予め、
モードレジスタ34に指定することにより、デコーダ（DE
C）35で任意の条件を１つ選択できる。まず、格納条件
の無条件格納は、31aの出力ANDゲートに直接クロックを
与えることにより、スタート／ストップ条件を満足した
サイクル内で各サイクル毎にスタートゲート32を介し
て、履歴データメモリ６に書込みパルスジェネレータWP
G33から書込みが行なわれる。同時に、31aのNORゲート
からの条件成立信号により、ストップゲート36が開けら
れ、履歴データメモリ６への書込選択が行なわれる。パ
ターンデバッグ又はテスト時に於ける履歴データメモリ
６への書込みアドレスは、予め選択器（SEL）38でアド
レスカウンタ37の出力するアドレスが選択され、スター
トゲート32からの信号によって、格納条件の満足期間に
おいて、アドレスカウンタ37が順次アドレス発生を行な
い、履歴データメモリ６に入力されているデータ（第４
図に格納データの種類を示す）を取り込む。第４図に示
す履歴データメモリへの格納データの１つであるタイミ
ング情報としては、第１図のパターン発生器１がタイミ
ング発生器26に実時間でタイミングの切替情報TSを出力
している信号を履歴データメモリ６に入力して使用して
いる。The storage condition is valid only after the start condition is satisfied and before the stop condition is satisfied. When the storage condition generated during this time is satisfied, the data is stored in the storage means in synchronization with the reference clock in the tester. Done. There are 24 combinations of these conditions (storage condition 4 x start condition 2 x stop condition x 3 =
24) Yes, Fig. 7 shows the combinational circuit of start condition (step counter SC and program counter PC) and stop condition (SC, PC, fail counter FC) as 6 types of flip-flop F / F3.
0a to 30f, and the six types of start / stop condition circuits are stored under the storage conditions (unconditionally stored every cycle, each time a failure occurs, every step within a specified address range, logic of a mark signal or a trigger signal). 24 combinations of conditions are generated using four sets of AND-OR-AND basic gates 31a to 31d for each value. The selection of this combination is
By specifying in the mode register 34, the decoder (DE
C) 35 allows you to select any one of the conditions. First, the unconditional storage of the storage condition is performed by directly supplying a clock to the output AND gate 31a and writing the data into the history data memory 6 via the start gate 32 in each cycle within the cycle satisfying the start / stop condition. Pulse generator WP
Writing is performed from G33. At the same time, the stop gate 36 is opened by the condition satisfaction signal from the NOR gate 31a, and writing to the history data memory 6 is selected. As an address to be written to the history data memory 6 at the time of pattern debugging or test, an address output from the address counter 37 is selected in advance by a selector (SEL) 38, and a signal from the start gate 32 outputs a signal during a period in which storage conditions are satisfied. , The address counter 37 sequentially generates an address, and the data (fourth
(The type of stored data is shown in the figure.) The timing information which is one of the data stored in the history data memory shown in FIG. 4 is a signal that the pattern generator 1 of FIG. 1 outputs the timing switching information TS to the timing generator 26 in real time. Is input to the history data memory 6 and used.
次に、格納時の開始条件と停止条件の判定を、ステッ
プカウンタSCのある値からある値迄のステップでフェイ
ル発生毎に取り込む場合について説明する。SC信号は予
めステップカウンタ用のスタート、ストップレジスタ41
a、41bに設定された値と各々比較器40a、40bで比較さ
れ、その値以上となったとき、フリップフロップF/F30a
のセット、リセットを行なう。これによりF/F30aの出力
に条件満足信号を得る。他の開始、停止条件のプログラ
ムカウンタPCやフェイル数の判定もレジスタ41c、41d及
び42と比較器40c〜40eを用いて同様に行なわれる。又、
格納条件は、入力フェイル信号のチャネルを集線するOR
圧縮器46で１ビットにOR圧縮されたフェイル信号とクロ
ックのANDがゲート48で取られ、フェイル発生時のサイ
クルのみ、AND−OR−ANDゲート31bでステップカウンタ
の条件満足信号とANDが取られ、その結果スタートゲー
ト32から、所定の書込み用のアドレスカウンタ37へのア
ドレス作成クロックと、書込パルスジェネレータ33にパ
ルス発生を指示する。同時に、AND−OR−ANDゲート31b
のNORゲートから、条件満足信号がストップゲート36に
与えられ、履歴データメモリ６の選択を行なう。これに
より、SCカウンタの指定範囲内で、発生したフェイル毎
に履歴データ及びパターン発生器１のデバッグ情報を記
録することができる。尚、第７図のステップカウンタの
値であるSC信号は、パターン発生器１から直接入力して
いるが、パターン発生器のパターン発生開始信号とクロ
ックを使用してカウンタにより容易に構成した信号で代
用することができる。又、指定したフェイル数での停止
条件の生成は、圧縮後のゲート48からのフェイル信号に
より、フェイルカウンタ45で計数され、この値と、フェ
イルレジスタ42とを比較器40eで比較することによりフ
リップフロップのF/F30b、30eをリセットすることによ
り行なわれる。Next, a description will be given of a case in which the determination of the start condition and the stop condition at the time of storage is taken in every step of the step counter SC from a certain value to a certain value every time a failure occurs. The SC signal is a start / stop register 41 for the step counter in advance.
The values set in a and 41b are compared with the comparators 40a and 40b, respectively, and when they are equal to or greater than the values, the flip-flop F / F30a
Set and reset. As a result, a condition satisfaction signal is obtained at the output of the F / F 30a. The determination of the program counter PC for the other start and stop conditions and the number of failures is similarly performed using the registers 41c, 41d and 42 and the comparators 40c to 40e. or,
The storage condition is OR for concentrating the channel of the input fail signal.
The AND of the fail signal and the clock OR-compressed to 1 bit by the compressor 46 is taken by the gate 48, and only in the cycle when the failure occurs, the AND-OR-AND gate 31b takes the AND signal with the condition satisfaction signal of the step counter. As a result, the address generation clock from the start gate 32 to the address counter 37 for a predetermined write and the write pulse generator 33 are instructed to generate a pulse. At the same time, AND-OR-AND gate 31b
, A condition satisfaction signal is applied to the stop gate 36 to select the history data memory 6. As a result, within the designated range of the SC counter, the history data and the debug information of the pattern generator 1 can be recorded for each failure that has occurred. Note that the SC signal, which is the value of the step counter in FIG. 7, is directly input from the pattern generator 1, but is a signal easily formed by a counter using a pattern generation start signal of the pattern generator and a clock. Can be substituted. Further, the generation of the stop condition at the designated number of failures is counted by a fail counter 45 by a fail signal from the gate 48 after compression, and this value is compared with a fail register 42 by a comparator 40e so that a flip-flop is generated. This is performed by resetting the F / Fs 30b and 30e of the pump.
次に、他の格納条件の生成を行なう場合について説明
する。パターン発生器１の発生するアドレスのある範囲
内で、スタート、ストップ条件を満足しているときに、
取込みを行なう場合には、PGアドレスのＸアドレス、及
びＹアドレス毎にアドレス範囲を指定するアドレス比較
用レジスタ（Ｘ−AR）43、（Ｙ−AR）44の出力アドレス
を比較器（CMP）40f、40gで比較し、指定したＸ、Ｙア
ドレスの領域をAND、OR（NOR）、EX−ORゲート49、50、
51により作成された任意の範囲をセレクタ47で選択し、
このアドレス範囲の信号により31cの出力ANDゲートで、
クロックとANDがとられ、スタートゲート32から同様に
書込制御が行なわれる。又、パターン発生器１から出力
されるマーク信号やトリガ信号による格納条件の生成の
場合は、その信号の論理状態（‘1'又は‘0'）により、
例えば１のサイクルのときのみ、取込みを行なうよう
な、直接波形観測を行なうときと同様の取込み（トリガ
信号の発生しているときのみ取込む）を行なう場合に使
用され、セレクタ（SEL）52で選択した信号によりANDゲ
ート31dにより、アドレス範囲条件と同様に行なわれ
る。Next, a case where another storage condition is generated will be described. When the start and stop conditions are satisfied within a certain range of the address generated by the pattern generator 1,
When taking in, the output addresses of the address comparison registers (X-AR) 43 and (Y-AR) 44 for specifying the address range for each of the X address and the Y address of the PG address are compared with the comparator (CMP) 40f. , 40g, and the area of the specified X, Y address is AND, OR (NOR), EX-OR gate 49, 50,
Select any range created by 51 with selector 47,
By the signal of this address range, the output AND gate of 31c,
An AND operation is performed on the clock and the write control is similarly performed from the start gate 32. In the case of generating a storage condition by a mark signal or a trigger signal output from the pattern generator 1, depending on the logical state ('1' or '0') of the signal,
For example, it is used when performing acquisition similar to direct waveform observation (acquisition only when a trigger signal is generated) such that acquisition is performed only in one cycle. Selector (SEL) 52 The selection is performed by the AND gate 31d in the same manner as the address range condition.
以上、第７図では履歴データメモリ６への格納につい
て述べたが、フェイルメモリ５にも同一条件で、連動し
ながら格納を行なうこともでき、第７図のスタート、ス
トップゲート32及び出力ゲート53を経由して出力される
スタート／ストップ信号により、第１図のフェイルデー
タ用ゲート28に与えられ、入力データDiの書込みが行な
われる。又、第７図の連動のためのスタート／ストップ
信号は、連動レジスタ54を使用してフェイルメモリ５に
連動して制御するか否かを予め設定しておくことにより
選択できる。以上、第１図の取込条件生成部16の詳細説
明を行なったが、記憶手段であるフェイルメモリ５およ
び履歴データメモリ６に取込んだデータを計算器で読出
して表示装置に高速に表示させるために、第１図に示す
内部アドレスジェネレータ27からのアドレスを切替えて
使用することができる。As described above, the storage in the history data memory 6 has been described with reference to FIG. 7, but the storage can also be performed in the fail memory 5 under the same conditions in conjunction with each other, and the start, stop gate 32 and output gate 53 in FIG. Is supplied to the fail data gate 28 in FIG. 1 to write the input data Di. The start / stop signal for interlocking in FIG. 7 can be selected by setting in advance whether or not to control the interlocking with the fail memory 5 using the interlocking register 54. As described above, the fetch condition generation unit 16 in FIG. 1 has been described in detail. The data fetched into the fail memory 5 and the history data memory 6 as storage means are read out by the calculator and displayed on the display device at high speed. Therefore, the address from the internal address generator 27 shown in FIG. 1 can be switched and used.
第８図に、パターンデバッグや不良解析を計算器によ
り表示しながら繰返して行なう場合のデータ表示処理の
一例を示す。FIG. 8 shows an example of data display processing when pattern debugging and failure analysis are repeatedly performed while being displayed by a calculator.
第８図では一つの表示画面に４種類の画面を表示して
いる。画面左上には、フェイルメモリ５内の全パターン
又は条件取込みを行なった場合の局所パターン（フェイ
ル結果やパターン発生器１の出力パターンや期待値など
をアドレスに対応して表示するビットマップ表示56な
ど）が表示され、画面右上57には、履歴データメモリ６
に取込まれたパターン発生器１の出力情報などをタイミ
ングを考慮した出力波形（ダイヤグラムなど）で表示さ
れ、両画面のフェイル時の信号やその他の条件とを対応
しながら容易に、ビジュアルに観測される。又、画面右
下58には、デバッグしたい点におけるソースプログラム
位置のプログラムが出力されており、これを見ながら、
左下の操作メニュー画面59からデバッグや解析時の指示
を行ないパターンデバッグを行なうことができる。In FIG. 8, four types of screens are displayed on one display screen. On the upper left of the screen, all patterns in the fail memory 5 or a local pattern when the condition is fetched (a bit map display 56 for displaying a fail result, an output pattern of the pattern generator 1, an expected value, etc. corresponding to an address, etc. ) Is displayed, and the history data memory 6
The output information of the pattern generator 1 captured in the display is displayed as an output waveform (diagram, etc.) in consideration of timing, and it is possible to easily and visually observe the signal at the time of failure of both screens and other conditions Is done. In the lower right corner 58, the program at the source program position at the point to be debugged is output.
Pattern debugging can be performed by giving instructions at the time of debugging and analysis from the lower left operation menu screen 59.
以上、述べたように本実施例によれば、テスト前のパ
ターンデバッグを実使用動作状態で行なえるとともに、
直接波形観測を行なう場合のプログラム変更や観測装置
の取扱いの手間が省け、計算器上の画面で同様の信号波
形を簡単に確認することができる。さらに、テスト後の
不良解析においても従来にないDC計測結果のフェイル発
生状況をフェイルメモリや履歴データメモリのデータか
ら画面上でアドレスに依存したDCフェイルの内容などを
詳細に調べることができるため、試験装置の記憶手段の
有効活用が図れ、総合的なテストにおける大幅な効率向
上を達成できる。As described above, according to the present embodiment, the pattern debugging before the test can be performed in the actual use operation state,
This eliminates the need for changing the program and handling the observation device when performing direct waveform observation, and allows the user to easily confirm the same signal waveform on the screen of the calculator. Furthermore, even in the failure analysis after the test, it is possible to examine the details of the failure occurrence of the unprecedented DC measurement result from the data of the fail memory and the history data memory on the screen, such as the contents of the DC failure depending on the address on the screen, The storage means of the test apparatus can be effectively used, and a large improvement in efficiency in a comprehensive test can be achieved.
第１図は本発明の一実施例の全体図、第２図は本発明の
パターンデバッグ方法を説明する試験装置の全体図、第
３図は本発明の記憶手段へのデータの取込方式図、第４
図は本発明の記憶手段に格納されるデータの種類と取込
条件を説明する図表、第５図は第１図のデータ収集装置
の要部を説明する図、第６図は第１図のデータ収集装置
のもう一つの要部例を説明する図、第７図は第１図の取
込条件生成部の詳細構成を示す図、第８図は画面表示処
理の一例を示す図、第９図は従来のIC試験装置である。 符号説明 １……パターン発生器、２……データセレクタ ３……被試験素子、４……比較器 ５……フェイルメモリ、６……履歴データメモリ 10……計算器、15……メモリユニット 16……取込条件生成部、18……波形観測装置 19……DC計測ユニット 20……表示装置、21……チャネル選択器 22……アドレス、データ制御部 25……メモリデータ選択器 26……タイミング発生器 280、281……ゲート 29……切替器 55……計算器端末の表示画面 56……ビットマップ表示画面 57……出力波形表示画面 58……パターンソースプログラムリスト 59……操作メニュー画面 60……バッファ、61……ラッチFIG. 1 is an overall view of one embodiment of the present invention, FIG. 2 is an overall view of a test apparatus for explaining a pattern debugging method of the present invention, and FIG. 3 is a diagram of a method of taking data into storage means of the present invention. , Fourth
FIG. 5 is a diagram for explaining the types of data stored in the storage means of the present invention and the fetching conditions. FIG. 5 is a diagram for explaining a main part of the data collection device shown in FIG. 1, and FIG. FIG. 7 is a view for explaining another example of the main part of the data collecting apparatus, FIG. 7 is a view showing a detailed configuration of the capture condition generating section in FIG. 1, FIG. 8 is a view showing an example of screen display processing, FIG. The figure shows a conventional IC test device. Description of symbols 1 ... pattern generator 2 ... data selector 3 ... device under test 4 ... comparator 5 ... fail memory 6 ... history data memory 10 ... calculator 15 ... memory unit 16 … Acquisition condition generation unit 18… Waveform observation device 19… DC measurement unit 20… Display unit 21… Channel selector 22… Address and data control unit 25… Memory data selector 26… Timing generator 280, 281… Gate 29… Switch 55 …… Calculator terminal display screen 56 …… Bitmap display screen 57 …… Output waveform display screen 58 …… Pattern source program list 59 …… Operation menu screen 60 ... buffer, 61 ... latch
Claims (7)
験用パターンを発生するパターン発生器とともに、試験
結果等のデータの記憶手段を有して、試験データの収集
を行うデータ収集装置において、被試験素子のフェイル
情報を少なくとも記憶する記憶手段と、上記パターン発
生器の出力情報と、該出力情報に含まれるデータのパタ
ーン生成を上記パターン発生器内で制御する内部制御情
報とを少なくとも記憶する記憶手段との少なくとも２組
の記憶手段を有し、該２組の記憶手段の一方には上記フ
ェイル情報を、他方には上記パターン発生器の出力情報
を共通の制御条件で格納を行なうための取込条件生成手
段と、上記記憶手段から格納データを選択して読み出す
選択手段と、読み出しデータをパターンの波形として表
示する表示装置とを備えることにより試験用パターンデ
バッグを行うことを特徴とするデータ収集装置。An apparatus such as an IC is a device under test, and has a pattern generator for generating a test pattern for the device and a storage means for storing data such as test results to collect test data. In the apparatus, storage means for storing at least fail information of the device under test, output information of the pattern generator, and internal control information for controlling pattern generation of data included in the output information in the pattern generator. It has at least two sets of storage means, at least a storage means for storing, and one of the two sets of storage means stores the fail information and the other stores the output information of the pattern generator under common control conditions. An acquisition condition generating means for performing, a selecting means for selecting and reading stored data from the storage means, and a display device for displaying the read data as a waveform of a pattern. Data collection device which is characterized in that the test pattern debugging by providing.
生器が有するデバッグ条件生成機能と少なくとも同一の
機能を有するものであることを特徴とする請求項１記載
のデータ収集装置。2. The data collecting apparatus according to claim 1, wherein said capture condition generating means has at least the same function as a debug condition generating function of said pattern generator.
として、上記パターン発生器から出力されるパターンデ
バッグ用トリガ信号により、記憶手段への情報の書込制
御を行なうものであることを特徴とする請求項１あるい
は請求項２記載のデータ収集装置。3. The fetch condition generating means controls writing of information to the storage means by a pattern debug trigger signal output from the pattern generator as the fetch condition of the information. The data collection device according to claim 1 or 2, wherein:
として、上記パターン発生器におけるパターンデータ生
成を制御する上記内部制御情報の１つで、パターンデー
タの任意の位置を規定するマーク信号により、記憶手段
への情報の書込制御を行なうものであることを特徴とす
る請求項１あるいは請求項２記載のデータ収集装置。4. The image capturing condition generating means according to claim 1, wherein the information capturing condition is one of the internal control information for controlling generation of pattern data in the pattern generator, and a mark defining an arbitrary position of the pattern data. 3. The data collection device according to claim 1, wherein writing of information to the storage means is controlled by a signal.
段には上記パターン発生器の出力データを格納し、他方
の記憶手段にはDC計測時の試験結果を格納することを特
徴とする請求項１乃至請求項４の何れかに記載のデータ
収集装置。5. A storage means for storing output data of the pattern generator in one of the two sets of storage means, and storing a test result at the time of DC measurement in the other storage means. The data collection device according to any one of claims 1 to 4, wherein
制御情報の上記記憶手段への格納は、パターンデバッグ
時においても、試験時の所定の動作速度と同一条件の動
作速度で行うものであることを特徴とする請求項１乃至
請求項５の何れかに記載のデータ収集装置。6. The storage of the output information and the internal control information of the pattern generator in the storage means is performed at the same operating speed as a predetermined operating speed at the time of a test even during pattern debugging. The data collection device according to any one of claims 1 to 5, wherein:
トマップ表示画面、出力波形表示画面、プログラムソー
スリスト表示画面、操作メニュー画面を少なくも表示す
ることを特徴とする請求項１乃至請求項６の何れかに記
載のデータ収集装置。7. The display device according to claim 1, wherein the display device displays at least a bitmap display screen, an output waveform display screen, a program source list display screen, and an operation menu screen in one display screen. Item 7. The data collection device according to any one of Items 6.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02056655A JP3120990B2 (en) | 1990-03-09 | 1990-03-09 | Data collection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP02056655A JP3120990B2 (en) | 1990-03-09 | 1990-03-09 | Data collection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03259758A JPH03259758A (en) | 1991-11-19 |
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ID=13033392
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
| JP (1) | JP3120990B2 (en) |
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| KR101800377B1 (en) * | 2017-04-10 | 2017-11-22 | (주)웅진팜 | Fixing apparatus for ringer connector |
| KR102393610B1 (en) | 2020-02-28 | 2022-05-03 | 최형묵 | Disposable Needle Detachable Infusion Set |
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- 1990-03-09 JP JP02056655A patent/JP3120990B2/en not_active Expired - Fee Related
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