JPH0316166A - Semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To reduce the number of masks and the number of processes and to prevent a latch-up by a parasitic transistor by a method wherein a bipolar transistor is separated and a well of a CMOS transistor is formed in one process by using one mask. CONSTITUTION:High-concentration buried layers 102, 103 are formed in such a way that they exist under respective regions of a P-channel transistor and an N-channel transistor of a bipolar transistor and a CMOS transistor. Wells 105, 106, of a second conductivity type, of the bipolar transistor and the CMOS transistor are formed on the individual high-concentration buried layers 102, 103 and inside an epitaxial layer 104 in such a way that impurities of the second conductivity type reach the high-concentration buried layers 102, 103. That is to say, a bipolar element is separated and the wells for CMOS transistor use are formed in one process using only one mask. Thereby, it is possible to prevent a latch up.

Description

【発明の詳細な説明】 この発明は半導体集積回路装置に関し、特に同一基板上
にバイポーラトランジスタと相浦型電界効果トランジス
タ（以下ＣＭＯＳトランジスタという。）とを形成した
、いわゆるＢｉ−ＣＭＯＳトランジスタに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor integrated circuit device, and more particularly to a so-called Bi-CMOS transistor in which a bipolar transistor and an Aiura field effect transistor (hereinafter referred to as a CMOS transistor) are formed on the same substrate.

この種のＢｉ−ＣＭＯＳトランジスタの従来の製造方法
は第１図（Ａ）ないし（Ｇ）に示す通りである。A conventional manufacturing method of this type of Bi-CMOS transistor is as shown in FIGS. 1(A) to 1(G).

即ち、 （Ａ）Ｐ型シリコン基板１０に第１のマスク１ｌを用い
てＮ゜型埋込層ｌ２を拡散する。(A) An N° type buried layer l2 is diffused into the P type silicon substrate 10 using the first mask 1l.

（Ｂ）基板ｌＯ上にＮ型のエピタキシャル層１３を或長
させる。(B) An N-type epitaxial layer 13 is grown to a certain length on the substrate IO.

（Ｃ）開口２０を有する第２のマスク２ｌを用いてＰ型
拡散を行ない、バイボーラ素子を分離するためのＰ゛型
の分離領域１４を形成する。(C) P type diffusion is performed using the second mask 2l having an opening 20 to form a P' type isolation region 14 for isolating the bibolar element.

（Ｄ）次いで、開口３０を有する第３のマスク３ｌを用
いてＮチャンネルＭＯＳ｝ランジスタ用のＰ−ウェル１
５をＰ型拡散により形成する。このとき分離領域ｌ４の
Ｐ゜層も拡散が進み、基板１０に到達し分離が完成する
。(D) Next, using a third mask 3l having an opening 30, a P-well 1 for an N-channel MOS transistor is formed.
5 is formed by P-type diffusion. At this time, the diffusion of the P° layer in the isolation region l4 also progresses, and the diffusion reaches the substrate 10, completing the isolation.

（ｅ）次いで第４のマスク４１を用いてパイポーラ素子
のベース領域１６、ＣＭＯＳ素子のＰチャンネルＭＯＳ
｝ランジスタのソース・ドレイン領域１７ａ，１７ｂＳ
ＮチャンネルＭＯＳトランジスタのＰ′″チャンネルス
トッパ１８等を形成するためのＮ゛型拡散を行なう。(e) Next, using the fourth mask 41, the base region 16 of the bipolar element and the P channel MOS of the CMOS element are
}Source/drain regions 17a, 17bS of transistor
N-type diffusion is performed to form the P'' channel stopper 18 and the like of the N-channel MOS transistor.

（Ｆ）その後第５のマスク５１を用いてバイポーラ素子
のエミッタ領域ｌ９、ＣＭＯＳ素子のＮチャンネルＭＯ
Ｓトランジスタのンース，ドレイン領域２０ａ，２０ｂ
．ＰチャンネルＭＯＳトランジスタのチャンネルストッ
パ２２を形成するためのＮ゜型拡散を行なう。(F) After that, using the fifth mask 51, the emitter region l9 of the bipolar device, the N-channel MO of the CMOS device
Source and drain regions 20a and 20b of S transistor
．． N° type diffusion is performed to form a channel stopper 22 of a P-channel MOS transistor.

（Ｇ）そしてＣＭＯＳ素子の各ＭＯＳトランジスタのゲ
ートとなる部分にゲート酸化膜を形成し、コンタクトホ
トリソン，Ａｆｆ配線等の工程を経てＢｉ−ＣＭＯＳ構
造が完戊される。(G) Then, a gate oxide film is formed on the portion that will become the gate of each MOS transistor of the CMOS element, and the Bi-CMOS structure is completed through processes such as contact photolithography and Aff wiring.

上述のように従来の製造方法においては、バイボーラ素
子用の分離領域を形成するための工程（第１図Ｃ）とウ
ェルを形成するための工程（第１図Ｄ）とを必要として
おり、また上記各工程に別個のマスク２１と３ｌとを用
意しなければならなかった。As mentioned above, the conventional manufacturing method requires a step for forming an isolation region for a bibolar element (FIG. 1C) and a step for forming a well (FIG. 1D). Separate masks 21 and 3l had to be prepared for each of the above steps.

さらに、Ｂｉ−ＣＭＯＳトランジスタにおいては、寄生
トランジスタのラッチアップを防止する必要があり、従
来は、このラッチアノプを防止するため寄生トランジス
タのエミッタ，コレクタ，べ一ス各領域の濃度プロファ
イルをパラメータに入れた各寄生トランジスタのスケー
ルディメンションを決定しなければならず設計的にも困
難な問題を含んでいた。Furthermore, in Bi-CMOS transistors, it is necessary to prevent latch-up of parasitic transistors. Conventionally, in order to prevent this latch-up, the concentration profiles of the emitter, collector, and base regions of the parasitic transistors were set as parameters. The scale dimension of each parasitic transistor had to be determined, which posed a difficult design problem.

この発明は上述の事情に鑑みてなされたもので、Ｂｉ−
ＣＭＯＳトランジスタにおいて、バイポーラトランジス
タの分離とＣＭＯＳトランジスタのウェルの形戎とを１
つのマスクによって１つの工程で行なうことにより、従
来の製造方広に比してマスク数と工程数とを低減できる
とともに寄生トランジスタによるラソチアソブを効果的
に防止できるＢｉ−ＣＭＯＳトランジスタを提供するこ
とを目的とするものである。This invention was made in view of the above circumstances, and Bi-
In CMOS transistors, the separation of bipolar transistors and the well shape of CMOS transistors are
It is an object of the present invention to provide a Bi-CMOS transistor that can reduce the number of masks and steps compared to conventional manufacturing methods by performing the process using two masks in one process, and can effectively prevent lazotiasubization caused by parasitic transistors. That is.

以下にこの発明の一実施例を図面とともに説明する。An embodiment of the present invention will be described below with reference to the drawings.

第２図（ａ）ないし（ｆ）は本発明の一実施例に係るＢ
ｉ−ＣＭＯＳトランジスタの製造方法を工程順に示すも
のである。FIGS. 2(a) to 2(f) show B according to an embodiment of the present invention.
A method for manufacturing an i-CMOS transistor is shown in order of steps.

（ａ）　　たとえばｒｌｏＯＪ方位でｆＯＩ５／ｃ−の
不純物濃度を有するＰ型半導体にてなる基体１００にＳ
　ｉ　Ｏ　ｔ膜にてなる第１のマスク６１の開口６２，
６３を介してリンを選択拡散して、たとえば不純物濃度
３　Ｘ　Ｉ　Ｏ　１ｇ／ｃｍ３のＮ゛型埋込層１０２，
１０３を形成する。(a) For example, S
The opening 62 of the first mask 61 made of iOt film,
By selectively diffusing phosphorus through 63, for example, the N-type buried layer 102 with an impurity concentration of 3×I O 1 g/cm3,
103 is formed.

（ｂ）　　次にマスク６ｌを除去した後、基体ｌ００上
にたとえばボロンを用いて５〜ＩＯＸＩＯ”／ｃｍ’の
不純物濃度で、Ｐ型半導体層１０４を膜厚６〜ｌＯμで
エピタキシャル成長法により形或する。(b) Next, after removing the mask 6l, a P-type semiconductor layer 104 is formed on the substrate l00 using boron, for example, with an impurity concentration of 5 to IOXIO''/cm' and a thickness of 6 to lOμ by epitaxial growth. do.

（Ｃ）　　このＰ型半導体層１０４に第２のマスク７ｌ
を用いて開口７２．７３を介して、リンイオンを６０Ｋ
ｅＶで４　Ｘ　Ｉ　Ｏ　”／ｃｍ３で注入し、さらにた
とえば１５時間拡散して、埋込層１０２，１０３上にバ
イボーラ素子側のＮウェル１０５，ＣＭＯＳ側のＮウェ
ル１０６を形成する。Ｎウェル１０５はバイポーラ・ト
ランジスタのコレク夕領域となる。(C) A second mask 7l is applied to this P-type semiconductor layer 104.
Using
The implantation is performed at 4 X I O ''/cm3 at eV and further diffused for, for example, 15 hours to form an N well 105 on the bibolar element side and an N well 106 on the CMOS side on the buried layers 102 and 103.N well 105 becomes the collector region of the bipolar transistor.

Ｎウェル１０５はエピタキシャル或長層であるＰ型半導
体１０４によって分離される。N-well 105 is separated by an epitaxial long layer of P-type semiconductor 104.

（ｄ）　　次に第３のマスク８１の開口８２ａ，８２ｂ
，８　２ｃ’，　８　２ｄ，　８　２ｅを介して、ボロ
ンを用いて不純物濃度５〜８Ｘ１０１／ｃｌＴｌ３のＰ
゛型の半導体層を拡散により形成して、バイポーラ素子
側のＮウェル１０５にバイポーラトランジスタのベース
領域１０７を形成するとともに、Ｃ　Ｍ　ＯＳトランジ
スタ側のＮウェル１０６にはＰチャンネルＭＯＳトラン
ジスタのソース１０８とドレイン１０９ならびにＮウェ
ル１０６に隣接したＰ型領域１１０には、この領域１１
０の表面の導電型が反転するのを防止するチャンネルス
トツバ１１１，１１２を形成する。(d) Next, openings 82a and 82b of the third mask 81
, 8 2c', 8 2d, 8 2e, P with an impurity concentration of 5 to 8X101/clTl3 using boron.
A type semiconductor layer is formed by diffusion to form the base region 107 of the bipolar transistor in the N well 105 on the bipolar element side, and the source 108 of the P channel MOS transistor in the N well 106 on the CMOS transistor side. This region 11 is in the P type region 110 adjacent to the drain 109 and the N well 106.
Channel stoppers 111 and 112 are formed to prevent the conductivity type of the surface of the 0 from being reversed.

（ｅ）　　次に第４のマスク９１の開口９２ａ，９２ｂ
，９２ｃ，９２ｄを介して、リンを用いて不純物濃度１
０”／ｃｍ３のＮ゛型半導体層を拡散により形成して、
バイポーラトランジスタのエミｌ夕領域１１３を形成す
るとともに、Ｐ型領域１１０において、チャンネルスト
ッパ１１１，１１２の内側にＮチャンネルＭＯＳトラン
ジスタのソース１１４とドレイン１１５を形成する。ま
たバイボーラ素子側のＮウェル１０５には接続電極との
オーミックコンタクトを改善するためのＮ゛領域１１６
を形或する。(e) Next, the openings 92a and 92b of the fourth mask 91
, 92c, 92d, the impurity concentration is 1 using phosphorus.
Forming an N-type semiconductor layer of 0"/cm3 by diffusion,
An emitter region 113 of a bipolar transistor is formed, and a source 114 and a drain 115 of an N-channel MOS transistor are formed inside channel stoppers 111 and 112 in the P-type region 110. In addition, the N well 105 on the bibolar element side has an N region 116 for improving ohmic contact with the connection electrode.
form.

（ｆ）　　その後公知の方法により、ＰＭＯＳトランジ
スタ側のドレイン１０９とソース１０８に跨るゲートＳ
ｉＯ，層１１７を形或して、その上にゲート電極１１８
を形成する一方、ＮＭＯＳトランジスタ側のドレイン１
１５とソース１１４とに跨るゲートＳｘＯｔ層１１９を
形成して、その上にゲート電極１２０を形成する。(f) Thereafter, by a known method, the gate S spanning the drain 109 and source 108 on the PMOS transistor side is connected.
iO, a layer 117 and a gate electrode 118 thereon.
On the other hand, the drain 1 on the NMOS transistor side
A gate SxOt layer 119 is formed spanning the source 15 and the source 114, and a gate electrode 120 is formed thereon.

さらに各ＭＯＳトランジスタのソースとドレインならび
にバイポーラトランジスタのコレクタ，ベース，エミッ
タに電極１２０ないし１２６を形成する。Furthermore, electrodes 120 to 126 are formed at the source and drain of each MOS transistor and the collector, base, and emitter of the bipolar transistor.

上述のようにして、Ｎウェル１０５にてなるコレクタと
ベース１０７とエミッタ１１３とによってバイポーラト
ランジスタが構成され、またＳｉＯ，層１１７をゲート
絶縁膜、電極１１８をゲート電極とし、ソース１０８，
ドレイン１０９とその間のＮ型領域をチャンネルとする
ＰチャンネルＭＯＳ｝ランジスタおよびＳｉｎ，層１１
９をゲート絶縁膜、電極１２０をゲート電極とし、ソー
ス１１４とドレイン１１５とその間のＰ型領域をチャン
ネルとするＮチャンネルＭＯＳトランジスタが構成され
る。またバイポーラトランジスタはエピタキシャル或長
層であるＰ型半導体層１０４によって分離されている。As described above, a bipolar transistor is constituted by the collector formed by the N well 105, the base 107, and the emitter 113, and the SiO layer 117 is used as a gate insulating film, the electrode 118 is used as a gate electrode, and the source 108,
P-channel MOS whose channel is the drain 109 and the N-type region therebetween} transistor and the Sin layer 11
An N-channel MOS transistor is constructed in which 9 is a gate insulating film, electrode 120 is a gate electrode, and a source 114, a drain 115, and a P-type region therebetween is a channel. Further, the bipolar transistors are separated by a P-type semiconductor layer 104, which is an epitaxial long layer.

なお、この発明においてはＮ゛埋込層１０３を第３図の
ように形成してもよい。In the present invention, the N buried layer 103 may be formed as shown in FIG.

また第６図に示すようにＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタのそれぞれの下に
互いに分離したＮ゜層１０３ａ，１０３ｂを設けてもよ
い。このようにするとラノチアップの防止効果を向上で
きる。Further, as shown in FIG. 6, N° layers 103a and 103b separated from each other may be provided under each of the P-channel MOS transistor and the N-channel MOS transistor. In this way, the effect of preventing lanotia-up can be improved.

以上の説明から判るように、この発明によればＢｉ−Ｃ
ＭＯＳトランジスタの製造方法において、バイポーラ素
子の分離とＣＭＯＳトランジスタ用のウェルの形或とを
ただ１つのマスク（実施例では第２のマスク７１）を用
いた１つの工程（第２図Ｃ）によってなされる。これに
対して従来の製造方法においてはバイボーラ素子の分離
領域の形或とＣＭＯＳトランジスタのウェル形成は別個
の工程で行なわれ、それぞれ別個のマスク（前述の例で
は第２のマスク２１と第３のマスク３１）が必要であっ
た。As can be seen from the above explanation, according to the present invention, Bi-C
In a method for manufacturing a MOS transistor, the separation of bipolar elements and the shape of a well for a CMOS transistor are performed in one step (FIG. 2C) using only one mask (second mask 71 in the embodiment). Ru. On the other hand, in conventional manufacturing methods, the formation of the isolation region of the bibolar element and the well formation of the CMOS transistor are performed in separate steps, using separate masks (in the above example, the second mask 21 and the third mask 21). A mask 31) was required.

この比較から明らかなように、この発明によればＢｉ−
ＣＭＯＳトランジスタの製造時に要するマスク数を従来
の方法に比して少なくすることが出来、工程も簡単とな
り、安価にかつ容易にＢｉ−ＣＭＯＳトランジスタを製
造出来る。As is clear from this comparison, according to the present invention, Bi-
The number of masks required for manufacturing CMOS transistors can be reduced compared to conventional methods, the process is simple, and Bi-CMOS transistors can be manufactured easily and at low cost.

また、この発明によればＣＭＯＳトランジスタにおける
、いわゆるラッチアノブを有効に防止することが出来る
。Further, according to the present invention, so-called latch knobs in CMOS transistors can be effectively prevented.

即ちこの発明のＣＭＯＳトランジスタにおいてはＮ−Ｍ
ＯＳのドレイン領域１１４とＰ型のエピタキシャル層１
０４とＮ゜埋込層１０３とで形成される第１の寄生トラ
ンジスタの断面図は第４図のようになり、そのベース領
域はエピタキシャル層で形成されるために、この第１の
寄生トランジスタのｈＦＥが小さくなり、またベース幅
Ｗ１も大きくなるのでさらにｈｒ＋！が小さくなり、ラ
ッチアップの防止に効果的である。なお第３図の実施例
のようにＮＭＯＳ領域の下方にＮ６埋込層のない場合は
ベース幅はさらに大きくなる。That is, in the CMOS transistor of this invention, N-M
OS drain region 114 and P-type epitaxial layer 1
The cross-sectional view of the first parasitic transistor formed by the N° buried layer 103 and the N° buried layer 103 is as shown in FIG. Since hFE becomes smaller and base width W1 also becomes larger, hr+! is small, which is effective in preventing latch-up. Note that when there is no N6 buried layer below the NMOS region as in the embodiment shown in FIG. 3, the base width becomes even larger.

またＰＭＯＳのドレイン領域１０８とＮウェル１０６と
Ｎ゜埋込層１０３とで形成される第２の寄生トランジス
タの断面図は第５図のようになり、そのベース領域にＮ
゛層が入っているのでｈＦｌｌは小さくなり、ラッチア
ップが防止される。The cross-sectional view of the second parasitic transistor formed by the PMOS drain region 108, N well 106, and N° buried layer 103 is as shown in FIG.
Since this layer is included, hFll becomes small and latch-up is prevented.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図（Ａ）ないし（Ｇ）はＢｉ−ＣＭＯＳトランジス
タの従来の製造方法の一例を工程順に示す断面図、第２
図（ａ）ないし（ｒ）はこの発明に係るＢｉ−ＣＭＯＳ
トランジスタの製造方法の一実施例を工程順に示す断面
図、第３図はこの発明の他の実施例を示す断面図、第４
図と第５図はこの発明の実施例において形成される寄生
トランジスタの構造の概略を示す断面図、第６図は他の
実施例を示す断面図である。 ６ｌ・・・・・・第１のマスク ７１・・・・・・第２のマスク ８１・・・・・・第３のマスク ９ｌ・・・・・・第４のマスク １００・・・・・・基体 １０２．１０３・・・・・・埋込層 １０４・・・・・・Ｐ型半導体層（エピタキシャル成長
層） １０５・・・・・・バイポーラ素子側のＮウェル１０６
・・・・・・ＣＭＯＳ素子側のＮウェル１０７・・・・
・・ベース領域 １０８・・・・・・ソース １０９・・・・・・ドレイン ｌｌＯ・・・・・・Ｐ型領域 １１１，１１２・・・・・・チャンネルストツパ１１３
・・・・・・エミッタ領域 １１４・・・・・・ソース １１５・・・・・・ドレイン １１６・・・・・・Ｎゝ領域 １１７．１１９・・・・・・ゲートＳｉｎ，層１１８，
１２０・・・・・・ゲート電極。1A to 1G are cross-sectional views showing an example of a conventional manufacturing method for Bi-CMOS transistors in the order of steps;
Figures (a) to (r) are Bi-CMOS according to the present invention.
FIG. 3 is a sectional view showing another embodiment of the present invention; FIG.
5 and 5 are cross-sectional views schematically showing the structure of a parasitic transistor formed in an embodiment of the present invention, and FIG. 6 is a cross-sectional view showing another embodiment. 6l...First mask 71...Second mask 81...Third mask 9l...Fourth mask 100... -Base 102, 103...Buried layer 104...P-type semiconductor layer (epitaxial growth layer) 105...N-well 106 on the bipolar element side
...N-well 107 on the CMOS element side...
...Base region 108...Source 109...Drain llO...P type regions 111, 112...Channel stopper 113
...Emitter region 114...Source 115...Drain 116...N region 117.119...Gate Sin, layer 118,
120...Gate electrode.

Claims (1)

【特許請求の範囲】[Claims] （１）第１導電型の半導体にてなる基板と、基板に形成
された第２導電型の埋込層と、上記基板上に形成された
第１導電型のエピタキシャル層と、該エピタキシャル層
において埋込層上に形成されたバイポーラトランジスタ
とＣＭＯＳトランジスタと、前記各埋込層上でエピタキ
シャル層内に第２導電型の不純物を前記埋込層まで到達
させて形成したバイポーラトランジスタのウェルとＣＭ
ＯＳトランジスタのウェルとを備え、前記埋込層はバイ
ポーラトランジスタ及びＣＭＯＳトランジスタのＰチャ
ンネルトランジスタとＮチャンネルトランジスタのそれ
ぞれの領域の下方に存在するようにしたことを特徴とす
る半導体集積回路装置。(1) A substrate made of a semiconductor of a first conductivity type, a buried layer of a second conductivity type formed on the substrate, an epitaxial layer of a first conductivity type formed on the substrate, and the epitaxial layer. A bipolar transistor and a CMOS transistor formed on the buried layer, and a bipolar transistor well and CM formed on each of the buried layers by causing impurities of a second conductivity type to reach the buried layer in the epitaxial layer.
1. A semiconductor integrated circuit device, comprising: a well for an OS transistor, and the buried layer is located below respective regions of a P-channel transistor and an N-channel transistor of a bipolar transistor and a CMOS transistor.