JPH031610A - Signal detection circuit - Google Patents

Abstract

PURPOSE:To detect effectively a 1-bit signal at a sender side as a 1-bit signal at a receiver side even when the clock at the sender side is fast by combining an R-S FF and a D FF. CONSTITUTION:When a one-shot pulse signal rising in a timing 4 and falling in a timing 5 is inputted to a set input of an R-S FF 11, a Q output goes to an H level. Since the Q output of the FF 11 is given to a D input of the FF 12, the output of the FF 12 latches the H level at the leading of the clock B. When the Q output of the FF 12 goes to an H level, the reset input of the FF 11 connecting to the output of the FF 12 goes to an H level, the FF 11 is reset to a 0 level. The 0 level output of the FF 11 is latched at the succeeding leading of the clock B and the output of the FF 12 goes to a 0 level in a timing 23. Then the 1-bit signal of the clock A is detected effectively as a 1-bit signal of the clock B.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、信号検出回路に関する。より詳細ｊこは、デ
ィジタル通信システムにおいて、非同期である１対の信
号処理系間において、一方の処理系におけるパルス信号
を、他方の信号処理系においてその処理系のパルス幅の
信号として検出する信号検出回路の新規な構成に関する
。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to signal detection circuits. In more detail, in a digital communication system, between a pair of asynchronous signal processing systems, a pulse signal in one processing system is detected as a signal with the pulse width of that processing system in the other signal processing system. This invention relates to a new configuration of a detection circuit.

従来の技術 ディジタル信号を処理する場合は、各ディジタル信号処
理系において定められたクロック信号を何らかの形で参
照しながら処理する必要がある。2. Description of the Related Art When processing digital signals, it is necessary to refer to a clock signal determined in each digital signal processing system in some way.

従って、互いにクロック周波数の異なるシステムの間で
ディジタル信号を遺り取りする場合は、般にエラスティ
ックバッファ等のような大規模な回路を介してクロック
の差を調整しながら信号伝送を行う必要がある。Therefore, when transmitting digital signals between systems with different clock frequencies, it is generally necessary to transmit the signal while adjusting the clock difference through a large-scale circuit such as an elastic buffer. be.

しかしながら、制御信号や異常状態検出などを表す信号
は、一般に連続的信号ではなく、特定しベルの１ショッ
ト程度のパルス信号である。従って、エラスティックバ
ッファのような大規模な同期回路を使用することは不経
済である上、信号が大規模な回路を経由するために伝送
に時間がかかり、受信側の処理が必要なタイミングに間
に合わなくなる場合もある。However, control signals and signals representing abnormal state detection are generally not continuous signals, but pulse signals of about one shot of a specified bell. Therefore, it is not economical to use large-scale synchronous circuits such as elastic buffers, and it takes time to transmit signals as they pass through large-scale circuits, and the processing on the receiving side is delayed at the required timing. Sometimes it may not be possible to make it in time.

第３図は、上述のような問題に対応して、小規模な回路
で短い信号を検出することを可能にした信号検出回路の
構成を示す図である。FIG. 3 is a diagram showing the configuration of a signal detection circuit that makes it possible to detect short signals with a small-scale circuit in response to the above-mentioned problems.

即ち、この回路は、Ａクロックで動作する第１の処理系
で発生したパルス信号を、Ｂクロックの下で動作する第
２の処理系において検出する回路である。この回路は、
Ｄ型フリップフロップ３１により構成されており、Ｄ型
フリップフロップ３１のＤ端子にＡクロック処理系にお
いて発生したパルス信号を入力され、Ｄ型フリップフロ
ップ３１のＣ端子には、第２の処理系のクロックである
Ｂクロックが供給され、Ｃ端子よりＢクロック処理系に
、Ｂクロックに同期したパルス信号を出力するように構
成されている。従って、Ｄ型フリップフロップ３１のＤ
端子に入力されたパルス信号は、Ｂクロックによりサン
プリングされてＢクロック処理系のパルス信号として出
力される。That is, this circuit is a circuit that detects a pulse signal generated in the first processing system operating under the A clock in the second processing system operating under the B clock. This circuit is
The pulse signal generated in the A clock processing system is input to the D terminal of the D type flip flop 31, and the pulse signal generated in the A clock processing system is input to the C terminal of the D type flip flop 31. The B clock is supplied as a clock, and the circuit is configured to output a pulse signal synchronized with the B clock from the C terminal to the B clock processing system. Therefore, D of the D type flip-flop 31
The pulse signal input to the terminal is sampled by the B clock and output as a pulse signal of the B clock processing system.

発明が解決しようとする課題 第４図（ａ）、（ｂ）、（Ｃ）および（ｄ）は、第３図
に示した信号処理回路の動作例を説明するタイミングチ
ャートである。尚、ここで、第４図（ａ）および（Ｃ）
に示すように、Ａクロックは、Ｂクロックよりも高い周
波数のクロックであるような場合について考察する。Problems to be Solved by the Invention FIGS. 4(a), (b), (C) and (d) are timing charts illustrating an example of the operation of the signal processing circuit shown in FIG. In addition, here, FIGS. 4(a) and (C)
Consider a case where the A clock has a higher frequency than the B clock, as shown in FIG.

この場合、第３図に示したＤ型フリップフロップ３１に
入力されるパルス信号は、例えば第４図（ｂ）に示すよ
うなパルス信号である。ところが、このパルス信号は、
第４図（Ｃ）に示すＢクロックのパルスよりも短い信号
なので、Ｂクロックがサンプリングする前に再び立ち下
がってしまう。従って、第４図（ｄ）に示すように、Ｄ
型フリップフロップ３１の出力には全くパルスが現れな
い場合がある。In this case, the pulse signal input to the D-type flip-flop 31 shown in FIG. 3 is, for example, a pulse signal as shown in FIG. 4(b). However, this pulse signal is
Since the signal is shorter than the pulse of the B clock shown in FIG. 4(C), it falls again before the B clock is sampled. Therefore, as shown in FIG. 4(d), D
In some cases, no pulse appears at the output of the type flip-flop 31.

このように、第３図に示した従来の信号検出回路は、出
力する側のクロックが、入力される側のクロックよりも
速い場合には、信号を有効に検出することができない場
合があった。In this way, the conventional signal detection circuit shown in Figure 3 may not be able to effectively detect the signal if the clock on the output side is faster than the clock on the input side. .

そこで、本発明は、上記従来技術の問題点を解決し、送
信側のクロックの方が早い場合にも、送信側の１ビツト
の信号を、受信側の１ピツトの信号として有効に検出す
ることのできる新規な信号検出回路を提供することをそ
の目的としている。SUMMARY OF THE INVENTION The present invention solves the above-mentioned problems of the prior art and effectively detects a 1-bit signal on the transmitting side as a 1-pit signal on the receiving side even when the clock on the transmitting side is faster. The purpose is to provide a novel signal detection circuit that can perform the following functions.

課題を解決するための手段 即ち、本発明に従うと、互いに異なるクロックのもとで
動作する第１および第２の１対のディジタル信号処理系
の間で、該第１信号処理系が出力する信号を、該第２の
信号処理系の信号として検出する回路であって、Ｒ−３
型の第１フリップフロップと、該第１フリップフロップ
の出力をデータ入力端子に入力され、前記第２処理系の
クロックをクロック端子に入力され、出力端子を前記第
１フリップフロップのリセット端子に接続されたＤ型の
第２フリップフロップとを備え、前記第１フリップフロ
ップのセット端子に前記第１信号処理系の出力を入力さ
れ、前記第２フリップフロップの前記出力端子から該第
２信号処理系の信号を出力するように構成されているこ
とを特徴とする信号検出回路が提供される。Means for Solving the Problems According to the present invention, between a pair of first and second digital signal processing systems operating under mutually different clocks, a signal outputted by the first signal processing system A circuit for detecting R-3 as a signal of the second signal processing system,
a first flip-flop of the type, the output of the first flip-flop is input to the data input terminal, the clock of the second processing system is input to the clock terminal, and the output terminal is connected to the reset terminal of the first flip-flop. a D-type second flip-flop, the output of the first signal processing system is input to the set terminal of the first flip-flop, and the second signal processing system is input from the output terminal of the second flip-flop. A signal detection circuit is provided, characterized in that it is configured to output a signal.

作用 互いにクロック周波数の異なる非同期な１対のシステム
間でデータを伝送する場合、前述のような従来の信号検
出回路は、１つのＤ型フリップフロップを使用してこの
フリップフロップを検出側のクロックによって動作させ
ていたので、検出側のクロックが被検出側のクロックよ
りも遅い場合は有効な信号検出ができなかった。Operation When transmitting data between a pair of asynchronous systems with different clock frequencies, the conventional signal detection circuit as described above uses one D-type flip-flop and uses the clock on the detection side to transmit data. Therefore, if the clock on the detecting side was slower than the clock on the detected side, effective signal detection could not be performed.

これに対して、本発明に係る信号検出回路は、Ｒ−３型
フリツ７プフロツプとＤ型フリップフロップとを組み合
わせることによって、Ｒ−３型フリップフロップで被検
出側の信号をサンプリングし、これを検出側のクロック
に従って読み出した後にＲ−３型フリップフロップをリ
セットするように構成されて、いる。従って、゛相互の
クロック周波数の関係に関わらず、常に有効な信号検出
動作を行うことができる。On the other hand, the signal detection circuit according to the present invention uses a combination of an R-3 type flip-flop and a D-type flip-flop to sample the signal on the detection side with the R-3 type flip-flop. The R-3 type flip-flop is configured to be reset after reading according to the clock on the detection side. Therefore, it is possible to always perform an effective signal detection operation regardless of the relationship of mutual clock frequencies.

以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。The present invention will be described in more detail below with reference to the drawings, but the following disclosure is only one example of the present invention and does not limit the technical scope of the present invention in any way.

実施例 第１図は、本発明に係る信号検出回路の構成例を示す回
路図である。尚、ここでは、あるクロックＡの下で動作
する信号処理系の発生したパルス信号を、クロックＡと
は異なるクロックＢの下で動作する第２の処理系におい
て検出する回路を構成したものである。Embodiment FIG. 1 is a circuit diagram showing a configuration example of a signal detection circuit according to the present invention. Here, a circuit is configured that detects a pulse signal generated by a signal processing system operating under a certain clock A in a second processing system operating under a clock B different from clock A. .

第１図に示すように、この回路は、入力をセット端子に
接続されたＲ−３型フリップフロップ１１と、Ｒ−３型
フリップフロップ１１の出力をＤ端子に入力され、クロ
ック端子にＢクロックを入力されるＤ型フリップフロッ
プ１２とから構成されている。尚、フリップフロップ１
１のリセット端子は、フリップフロップ１２の出力に接
続されている。As shown in FIG. 1, this circuit has an R-3 type flip-flop 11 whose input is connected to a set terminal, an output of the R-3 type flip-flop 11 is inputted to a D terminal, and a B clock is connected to a clock terminal. The D-type flip-flop 12 receives the input signal. Furthermore, flip-flop 1
The reset terminal of 1 is connected to the output of flip-flop 12.

第２図（ａ）、ら）、（Ｃ）、（ｄ）および（ｅ）は、
第１図に示した本発明に係る信号検出回路の動作を説明
するタイミングチャートである。尚、第２図（ａ）の上
に記載された番号は、クロックＡ上のタイミングを指定
するためのものであり、以下〔ｘ〕のように表示する。Figure 2 (a), et al.), (C), (d) and (e) are
2 is a timing chart illustrating the operation of the signal detection circuit according to the present invention shown in FIG. 1. FIG. Note that the numbers written on the top of FIG. 2(a) are for specifying the timing on the clock A, and are indicated as [x] below.

第２図（ａ）および（ｄ）に示すように、クロックＡは
クロックＢよりも周波数が高い。このような組合せの場
合、第３図に示したような従来の信号検出回路では、有
効な信号検出を行うことができなかった。As shown in FIGS. 2(a) and 2(d), clock A has a higher frequency than clock B. In such a combination, the conventional signal detection circuit shown in FIG. 3 could not perform effective signal detection.

いま、第２図（ｂ）に示すように、クロックＡの下で動
作するシステムにおいて、タイミング〔４〕で立ち上が
り、タイミング〔５〕で立ち下がる１シヨツトのパルス
信号が発生した場合を考える。Now, consider the case where a one-shot pulse signal rising at timing [4] and falling at timing [5] is generated in a system operating under clock A, as shown in FIG. 2(b).

この信号は、Ｒ−８型フリップフロップ１１のセット入
力に入力される。従って、第２図（Ｃ）に示すように、
フリップフロップ１１がセットされ、Ｑ出力が゛″Ｈ″
Ｈ″ルベル。This signal is input to the set input of the R-8 type flip-flop 11. Therefore, as shown in FIG. 2(C),
Flip-flop 11 is set and Q output is ``H''
H″ Rubel.

フリップフロップ１１のＱ出力はフリップフロップ１２
の０入力に接続されている。フリップフロップ１２はク
ロックＢの下で動作しており、第２図（ｅ）に示すよう
に、フリップフロップ１２出力は、クロックＢの立ち上
がりでＩＩ　ＨＩＴ　レベルをラッチする。The Q output of flip-flop 11 is the Q output of flip-flop 12.
is connected to the 0 input of The flip-flop 12 operates under the clock B, and the output of the flip-flop 12 latches the II HIT level at the rising edge of the clock B, as shown in FIG. 2(e).

ここで、フリップフロップ１２のＱ出力がＨ”レベルに
なると、フリップフロップ１２の出力に接続されたフリ
ップフロップ１１のリセット入力がＩＩ　ＨＩＩ　レベ
ルとなり、第２図（Ｃ）に示すように、フリップフロッ
プ１１がリセットされ、０”レベルとなる。Here, when the Q output of the flip-flop 12 becomes H'' level, the reset input of the flip-flop 11 connected to the output of the flip-flop 12 becomes the II HII level, and as shown in FIG. 2(C), the flip-flop 11 is reset to the 0'' level.

フリップフロップ１１の０”レベル出力は、クロックＢ
の次の立ち上がり時にラッチされ、フリップフロップ１
２の出力はタイミング〔２３〕において゛°０″レベル
となる。The 0” level output of flip-flop 11 is clock B
is latched at the next rising edge of flip-flop 1
The output of No. 2 becomes the "0" level at timing [23].

以上のようにして、この信号検出回路では、クロックＡ
上の１ビツトの信号を、クロックＢ上の１ビツトの信号
として有効に検出することができる。As described above, in this signal detection circuit, the clock A
The above 1-bit signal can be effectively detected as a 1-bit signal on clock B.

このように、本発明に係る信号検出回路では、Ｒ−３型
フリップフロップを組み合わせることによって、必ず信
号をラッチし、また、Ｄ型フリップフロップの出力を、
Ｒ−３型フリップフロップの２入力として帰還させるこ
とで、次の信号を検出できるようにしている。こうして
、検出信号を、受信網のクロックに同期した信号として
検出できる。As described above, in the signal detection circuit according to the present invention, by combining R-3 type flip-flops, the signal is always latched, and the output of the D-type flip-flop is
The next signal can be detected by feeding it back as two inputs of an R-3 type flip-flop. In this way, the detection signal can be detected as a signal synchronized with the clock of the receiving network.

第５図は、本発明に係る信号検出回路を使用したシステ
ムの構成例を示すブロック図である。FIG. 5 is a block diagram showing an example of the configuration of a system using the signal detection circuit according to the present invention.

このシステムでは、あるタロツクＡの下で動作する第１
のシステム５１と、クロックＡとは異なるクロックＢの
下で動作する第２のシステム５２とから構成されたシス
テムにおいて、各種の信号が第１システム５１から第２
システム５２ヘデータを転送する。In this system, the first
system 51 and a second system 52 that operates under a clock B different from clock A, various signals are transmitted from the first system 51 to the second system 52.
Transfer data to system 52.

このシステムは、第５図に示すように、第１システム５
１のデータ端子ＤＡと第２システム５２のデータ端子Ｂ
Ｄとがエラスティックバッファ５３を介して接続され、
また、制御用あるいは検出通報用のＡＳ端子とＢＳ端子
とは、第１図に示した本発明に係る信号検出回路５４を
介して接続されて構成されている。尚、エラスティック
バッファ５３には両方のシステムのクロックＡＣとＢＣ
とが供給されており、信号検出回路５４には第２システ
ム５２のクロックＢＣのみが供給されている。This system includes a first system 5 as shown in FIG.
1 data terminal DA and data terminal B of the second system 52
D is connected via an elastic buffer 53,
Further, the AS terminal and the BS terminal for control or detection notification are connected via a signal detection circuit 54 according to the present invention shown in FIG. 1. Note that the elastic buffer 53 contains clocks AC and BC of both systems.
The signal detection circuit 54 is supplied with only the clock BC of the second system 52.

以上のように構成されたシステムでは、データ信号のよ
うに長い信号は、エラスティックバッファ５３を介して
伝送され、また、制御用あるいは検出通報用の信号等の
短い信号は信号検出回路５４を介して伝送される。実際
には、エラスティックバッファ５３は非常に規模の大き
な回路であり、上述のように構成することによって、回
路の構成を大いに簡素化することができると同時に、信
号検出回路５４を経由する信号の伝送を非常に速く行う
ことができるので、制御信号等に対する第２システムの
対応を高速化することができる。In the system configured as described above, long signals such as data signals are transmitted via the elastic buffer 53, and short signals such as control or detection notification signals are transmitted via the signal detection circuit 54. transmitted. In reality, the elastic buffer 53 is a very large-scale circuit, and by configuring it as described above, the circuit configuration can be greatly simplified, and at the same time, the elastic buffer 53 is a very large-scale circuit. Since transmission can be performed very quickly, the second system can respond to control signals and the like at high speed.

発明の詳細 な説明したように、本発明に係る信号検出回路は、互い
に非同期なディジタル信号処理系の間で信号を伝達する
際に、送信側の１ビア）の信号を、受信側の１ビツトの
信号として検出することができる。この機能は、従来の
信号検出回路と異なり、受信側のクロックが送信側のク
ロックよりも遅い場合にも有効に動作し、非同期なディ
ジクル信号処理系を簡便且つ有効に接続することを可能
とする。As described in detail, the signal detection circuit according to the present invention transfers a signal from one via on the transmitting side to one bit on the receiving side when transmitting a signal between mutually asynchronous digital signal processing systems. can be detected as a signal. Unlike conventional signal detection circuits, this function operates effectively even when the clock on the receiving side is slower than the clock on the transmitting side, making it possible to easily and effectively connect asynchronous digital signal processing systems. .

従って、本発明に係る信号検出回路は、制御用や検出通
報用の１ビツト幅程度のパルス信号を伝達する場合のよ
うに、エラスティック・バッファはど大規模な回路を必
要としない場合に広く利用・することができる。Therefore, the signal detection circuit according to the present invention can be used widely in cases where an elastic buffer does not require a large-scale circuit, such as when transmitting a pulse signal of about 1 bit width for control or detection notification. Can be used and used.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明に係る信号検出回路の構成を示す回路
図であり、 第２図（ａ）、ら）、（Ｃ）、（ｄ）および（ｅ）は、
第１図に示した回路の動作を説明するタイミングチャー
トであり、 第３図は、従来の信号検出回路の構成を示す回路図であ
り、 第４図（ａ）、（ｂ）、（Ｃ）および（ｄ）は、第３図
に示した回路の動作を説明するタイミングチャートであ
り、第５図は、第１図に示した回路を応用したシステム
の構成を示すブロンク図である。 〔主な参照番号〕 １１・・・・Ｒ−３型フリップフロップ、１２．３１・
・Ｄ型フリップフロップ 特許出願人　住友電気工業株式会社FIG. 1 is a circuit diagram showing the configuration of a signal detection circuit according to the present invention, and FIG. 2 (a), (a), (c), (d), and (e) are
FIG. 3 is a timing chart illustrating the operation of the circuit shown in FIG. 1; FIG. 3 is a circuit diagram showing the configuration of a conventional signal detection circuit; FIGS. 4(a), (b), (C) and (d) are timing charts illustrating the operation of the circuit shown in FIG. 3, and FIG. 5 is a block diagram showing the configuration of a system to which the circuit shown in FIG. 1 is applied. [Main reference numbers] 11...R-3 type flip-flop, 12.31.
・D-type flip-flop patent applicant Sumitomo Electric Industries, Ltd.

Claims (1)

【特許請求の範囲】[Claims] 互いに異なるクロックのもとで動作する第１および第２
の１対のディジタル信号処理系の間で、該第１信号処理
系が出力する信号を、該第２の信号処理系の信号として
検出する回路であって、Ｒ−Ｓ型の第１フリップフロッ
プと、該第１フリップフロップの出力をデータ入力端子
に入力され、前記第２処理系のクロックをクロック端子
に入力され、出力端子を前記第１フリップフロップのリ
セット端子に接続されたＤ型の第２フリップフロップと
を備え、前記第１フリップフロップのセット端子に前記
第１信号処理系の出力を入力され、前記第２フリップフ
ロップの前記出力端子から該第２信号処理系の信号を出
力するように構成されていることを特徴とする信号検出
回路。The first and second clocks operate under different clocks.
A circuit for detecting a signal output from the first signal processing system as a signal of the second signal processing system between a pair of digital signal processing systems, the circuit comprising: a first R-S type flip-flop; and a D-type second flip-flop whose output terminal is input to the data input terminal, the clock of the second processing system is input to the clock terminal, and whose output terminal is connected to the reset terminal of the first flip-flop. 2 flip-flops, the output of the first signal processing system is input to the set terminal of the first flip-flop, and the signal of the second signal processing system is output from the output terminal of the second flip-flop. A signal detection circuit comprising: