JPH03157892A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体記憶装置に関し、特に、メモリセルにキ
ャパシタを用いたダイナミック型ＲＡＭ（ＤＲＡＭ）の
動作の高速化に関する。

（ロ）従来の技術 近年、ＤＲＡＭにおいて、高集積化及び大台１λ化が進
み、ＩＭビットＤＲＡＭ、４ＭビットＤＲＡＭのような
大容量メモリが実現されている。更に、アクセスタイム
の短縮化が図られ、センスアンプ等に改良が加えられて
いる。

第２図は従来のＤＲＡＭの回路図であり、メモリセルＭ
Ｃｉ及びＭＣｊが接続された一対の第１ピッ１−線ＢＬ
Ｉ及び＊Ｂ　Ｌ　１とセンスアンプＳＡ及びリストア回
路Ｒ８が接続された一対の第２ビット線ＢＬ２及び＊Ｂ
　Ｌ　２との間に一対の分離ｌ・ランジスタＱ、及びＱ
、が設げられ、更に、分離トランジスタＱ、及びＱ、と
反対側の第１ビット線ＢＬＩ及び＊Ｂ　Ｌ　１の端部に
ビット線プリヂ〜−ジ用トランジスタＱ４及びＱ６とイ
′ニー１ライズ用１へシンジスタＱ、が設けられている
。

第２図において、プリヂャージ期間は、制御信壮φ１が
電源電圧Ｖ　（（以ト、即らｖｃｃ４−αの電圧とかっ
−〔おり、６）離トシンジスタＱ、及びＱ２がオンし、
第１ビット線ＢＬＩ及び＊ＢＬ１−と第２ピッｌ−線Ｂ
Ｌ２及び＊Ｂ■、２が接続されでいる。

唄に、制御信号φＲＱが電源市；圧Ｖ、、２Ｚなっ−（
イコライズトランジスクＱ、とブリーフ′へ・−ジ用ト
ランジスタＱ４及びＱ６がオンｔ、−ｒｌ’、第１ビッ
ト線ＢＬ１及び＊Ｂ　Ｌ　１と第２ビット線ＢＬ２及び
＊ＢＩ。

２がＶ。／２にブリザヤージされ−〔いる。

次に、読み出し状態になると、イコライズ用トランジス
タＱ、とブリヂＡ・−ジトランジスタＱ４及びＱ６が４
）となる。そし゛〔、選択されたワード線ｗＬｉの電圧
が上昇して、メモリセルＭＣｉに蓄積された電荷が第１
ピッＩ−線Ｂ　Ｌ　１．及び第２ビット線ＢＬ２に伝達
される。これにより、第１ビット線Ｂ　Ｌ　１及び第２
ビット線ＢＬ２と第１ビット線＊ＢＬ１及び第２ビット
・線＊ＢＬ２の間１・、−電位差が生じる。そし５て丁
、制御信冒φ１を接地電位とすることζｉＹ　Ｊ：っで
分離ｊ・シンジスクＱ、及びＱ、を才）１７た後、制御
信号φ、によりセンスアンプＳＡを動作さ旦、［づンス
終了後制御信υφ、によりリス１−ア回路Ｒ８を動作さ
せると共に制御信号φ１をｖｃｃ（−αとし、−（］分
離トトランジスタＱｌびＱ、をオンすることにより、メ
モリセルＭＣｉへのリス１〜アが行われる。

アクセスが終ｒするとセンスアンプＳＡ及びリストア回
路Ｒ８の動作を停市し２、イコライズ用トランジスクＱ
、とプリチＸ・−ジ用１へシンジスタＱ４及びＱ、をオ
ンすることにより、ピッ１へ線のブリヂ〜〜−ジ及びイ
コライズを行う。

（ハ）発明が解決しようとする課題 しかしながら、第２図に示されたＤＲＡＭでは、アクセ
スタイムは短縮されるがブリヂＡ・−ジ期間が長くリー
ドサイクルタイムを短縮できなかった。すなわち、イコ
ライズ用トランジスタＱ。

の設げられた第１ビット線Ｂ１１１及び＊ＢＴ−１の端
部からみたインピーダンスは、第１ビット線ＢＬ１及び
＊ＢＬ１の配線抵抗と分離１、ランジスタＱ、及びＱ、
のオン抵抗と第２ピッｌ−線ＢＩ、２及び＊Ｂ　Ｌ　２
の配線抵抗の和となり、極めて太きくなるため、ブリチ
〜−−−ジ期間に入ったとき、第２ビット線ＢＬ２及び
＊ＢＬ２の末端までイコライズするのに時間がかかった
。

（ニ）課題を解決４−るための手段 本発明は１．述した点に鑑み゛Ｃ創作されたものＣあり
、複数のメモリセルが接続された一対の第１ピッｌ−線
と、センスアンプの接続された一対の第２し゛ツト線と
、前記第１ビット線と前記第２ビット線の間に設（」ら
れた一対の分離トランジスタとを備λた甲−導体記憶装
置において、前記第１ビット線の前記分離トランジスタ
側に前記一対の第１ビット線を短絡するイコライズトラ
ンジスタを設しＪだものであり、これにＪ：す、ブリヂ
、＼・−ジ及びイ：−１クイズ時間を短縮し、″ｌ′：
、導体記憶装置の高速化を図ったものである。

〈ホ）作用 上述の手段゛１こ」これば、イ′ニアライス用１〜ラン
ジスタからみたインピーダンスは、第１ビット線の配線
抵抗と分離トランジスタのオン抵抗及び第２ビット線の
配線抵抗に分割され、第１ビット線の末端、及び、第２
ピッｌ−線の末端」・でのインビダンスが低減される。

これにより、イア１ライズ時間が短縮される。

（へ）実施例 第１図は本発明の実施例を示すＤＲＡ、Ｍの回路図−℃
おる。図において、ＢＴ、１、＊ＢＬ１は第１ビット線
、ＢＬ２、＊Ｂ　Ｌ　２は第２ビット線、ＳＡ及びＲ８
は第２ビット線ＢＬ２及び＊ＢＬ２に接続されたセンス
アンプ及びリストア回路、Ｑ。

及びＱ、は第１ビット線ＢＬＩ及び＊Ｂ　Ｌ　１と第２
ビット線Ｂ　Ｌ　２及び＊ＢＩ、２を接続するＮチヘ・
ンネル型の分離トランジスタ、ＭＣｉ及びＭＣｊは第１
ビット線ＢＬＩ及び＊Ｂ　Ｌ　１に接続されたメモリセ
ル、ＱｓはＮチャンネル型のイコライズ用トランジスタ
、Ｑ４及びＱ５はＮチャンネル型のプリヂ〜−ジ用トラ
ンジスタである。

図において、分離１〜ランジスタＱ、及びＱ、を制御す
る制御信号φ、は、メモリセルＭＣｉ及びＭｃｊの読み
出し時及びセンスアンプＳＡのセンス動作時に、ブリチ
〜−−ジ電圧Ｖｃｃ／２より分離１・ランジスクＱ、及
びＱ、のスレッシテ１ルド電圧Ｖｔ＋Δｖ、（Δ■、は
バックゲ−１へバイアスにより上−臂、−４るスレッシ
３Ｉルド電圧分）た０高い電圧、即ちｖ　ｒ、　ｃ、　
／　２　＋　Ｖ　ｔ＋Δ■１かあるいはそれよりわずか
高い電圧になり、また、リストア回路Ｒ８の動作時及び
ブリデー＼・−ジ期間に、完全な電圧、即ち電源電圧■
４１．より分離ｌ・ランジスタＱ、及びＱ、のス１ツシ
コルド電圧Ｖｔ十へ■、（ＡＶ、はこのときのバックゲ
ートバイアスにより１−昇するスレッショ１ルドｉｅ用
分）以Ｉ−９高い電圧、即ち、■Ｃｃ／２＋Ｖｔ：４−
八Ｖ、以１−の電圧が印加される。通常、電源電圧ｖｃ
ｃを５．Ｏｖとすると、メモリセルの読み出し時及びセ
ンス動作時に制御信号φ１は５．０■とするのが適当で
あり、このとき分離トランジスタＱ、及びＱ、は」ンす
るが抵抗成分を持、ったものとなる。この分離トランジ
スタＱ、及びＱ、の抵抗成分によりセ〉・スアツブＳＡ
は、第１ビット線ＢＬＩ及び＊ＢＬ１の容量性負荷から
開放され高速−１・ンスが可能となる。、また、リス１
−ア及びブリデ＼・−ジ時には、制御信号φ□は８．０
■程度とするのが適当であり、このとき分離トランジス
タＱ１及びＱ、は完全にオンし、低抵抗となる。これに
より、分離１−シンジスタＱ、及びＱ、はリス１ヘア及
びプリチャージの障害にならなくなる。

イコライズ用トランジスタＱ、は、第１ビット線ＢＬＩ
及びｍＢ　Ｌ　１と分離トランジスタＱ、及びＱ、の接
続側に設（）られ、第１ビット線Ｂ　Ｉ、　１と本ＢＬ
Ｉを短絡してイコライズする。また、イコライズ用１ヘ
ランジスタＱ、と並設してブリデ＼・−ジ用トシンジス
タＱ４及びＱ６が設けられる。これらイコライズ用［・
ランジスタＱ、とブリチ〜−−ジ用トランジスタＱ４及
びＱ６は制御信号φ１によって制御されるが、他の実施
例として、イー１シイズ用１−ランジスタＱ、とブリヂ
〜−ジ用トランジスタＱ４及びＱ、を独立した制御信号
Ｔ制御することも考えられる。ここで、イコライズ用ト
シンジスタＱ、からみだインピーダンスは、第１ビット
線ＢＬ１及び＊ＢＬＪの配線抵抗及び容量二の部分と、
分離トランジスタＱ、及びＱ、のオン抵抗及び容量と第
２ピッ１−・線Ｂ　Ｌ　２及び＊ＢＬ２の配線抵抗及び
容（−１の和の部分に分割されることになる。従っ千、
イー１：／イズ用１〜′／ンジスタＱ、を中心にして各
々第１ビット線ＢＬＩとｍＢ　Ｌ　１の末端間のインビ
ーニーダンスと第２ビット・線ＢＬ２と＊ＢＬ２の末端
間のインピーダンスは、従来に比１．−［約半分となる
。そのために、すべてのビット線Ｂ　Ｌ　１、ｍＢ　Ｌ
　１、Ｂ　Ｔ−２、＊ＢＬ２の末端の電圧が等しくなる
まで二の時間が短くなる。

また、プリチャージ用！・ランジスタＱ４及びＱ６も第
１ビット線ＢＬＩ及びｍＢ　Ｌ　１の分離トランジスタ
Ｑ、及びＱ、側に設けられるため、制御信号φ、によっ
てプリチャージ用トランジスタＱ、及びＱ６がオン１７
てから各ピッ１−線Ｂ　Ｌ　１．、＊ＢＬ１、ＢＬ２、
ｍＢ　Ｌ　２の末端まて゛のプリチャージが極め［速く
行える。

くト）発明の効果 一ト述の如く本発明によれば、プリチャージ期間に」づ
けるビット線のイコライズ用極めて高速に行え、史に、
プリチャージも高速になるため、リドザイクルタイムを
大幅に短縮４−ることかｉＴ能となる。特に、大容量メ
モリにおい−しは、ビット線の長さが長く幅が狭まくな
るため本発明の効果は大となる。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図である。 ＢＬＩ、＊ＢＩｌ・・・第１ビット線、　　ＢＬ２　、
＊ＢＬ２・・・第２ビット線、　　ＳＡ・・・センスア
ンプ、Ｒ８・・・リストア回路、　ＭＣｉ、ＭＣｊ・・
・メモリセル、　Ｑｔ、Ｑｔ・・・分離１ヘシンジスタ
、Ｑｓ・・・イコライズ用ｌ・ランジスタ、　Ｑ４．Ｑ
、・・・ブリチヘ・−ジ用トランジスタ。

Claims (2)

【特許請求の範囲】
1. （１）複数のメモリセルが接続された一対の第１ビット
   線と、 センスアンプの接続された一対の第２ビット線と、 前記第１ビット線と前記第２ビット線の間に設けられた
   一対の分離トランジスタと、 を備えた半導体記憶装置において、 前記第１ビット線の前記分離トランジスタ側に前記一対
   の第１ビット線を短絡するイコライズトランジスタを設
   けたことを特徴とする半導体記憶装置。
2. （２）前記イコライズトランジスタと並設されてプリチ
   ャージトランジスタが設けられることを特徴とする請求
   項第１項記載の半導体記憶装置。