JPH03157011A - レベル変換回路及び該レベル変換回路を使用してなる遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「概要コ ＭＯＳトランジスタを用いて構成されるレベル変換回路
に関し、 単一電源を使用して任意の電圧に変換した出力信号を得
るようにすることによって、これをＩＣ化する場合には
、ＩＣチップのパッド数を最小限にしてＩＣチップが占
有する面積を小さく抑えることを目的とし、 入力信号を変換して所定レベルの出力信号を取り出すレ
ベル変換回路であって、前記入力信号が供給されるイン
バータと、前記出力信号を取り出す信号線と電源との間
に設けられ、ゲートに前記インバータの出力が供給され
る一導電型の第１のＭＯＳトランジスタと、前記信号線
と接地との間に設けられ、ゲートに前記入力信号が供給
される前記第１のトランジスタと反対導電型の第２のＭ
ＯＳトランジスタと、前記信号線と接地との間に設けら
れ、ゲートに前記インバータの出力が供給される反対導
電型の第３のＭＯＳトランジスタとを具備し、前記入力
信号により前記第１および第２のトランジスタを共にオ
ン状態として該第１および第２のトランジスタのオン抵
抗の比によって、前記電源の電圧よりも低い任意の電圧
の出力信号を取り出すように構成する。

［産業上の利用分野］ 本発明は、レベル変換回路および該レベル変換回路を使
用してなる遅延回路、より詳しくは、ＭＯＳトランジス
タを用いて構成されるレベル変換回路および該レベル変
換回路を使用してなる遅延回路に関する。

［従来の技術］ 第９図は従来のレベル変換回路の一例を示す回路図であ
る。同図に示されるように、従来のレベル変換回路は、
例えば、Ｐ型ＭＯＳトランジスタＴＰｏ１およびＮ型Ｍ
ＯＳトランジスタＴＮｏ、で構成された第１のインバー
タと、Ｐ型ＭＯ３トランジスタＴＰ、２およびＮ型ＭＯ
ＳトランジスタＴＮＯ２で構成された第２のインバータ
を備え、第１のインバータの出力が第２のインバータの
入力に供給されるようになされている。ここで、第１の
インバータには第１の電源■ＤＤ１が印加され、第２の
インバータには第１の電源Ｖｏｏｔとは異なる電圧の第
２の電源ｖ　ｏｏ２が印加されるようになされている。

そして、第１のインバータの出力から反転された出力０
ＵＴｏが取り出され、第２のインバータの出力からレベ
ル変換された０ｔＪＴＯが取り出されるようになされて
いる。

［発明が解決しようとする課題］ 上述した第９図に示す従来のレベル変換回路は、入力信
号ＩＮｏのレベルを変換するために、通常の電源（例え
ば、第１の電源ＶＤＩ）１）とは異なる電圧の、すなわ
ち、必要とするレベルに対応した電圧の電源（例えば、
第２の電源ＶｏＤ２）を準備しなければならなかった。

第１０図は従来のレベル変換回路が適用される装置の一
例を概略的に示すブロック図であり、同図中、参照符号
Ａ１、Ａ２、Ａ３はレベル変換回路である。

第１０図に示されるように、例えば、５０Ｖ駆動ＩＣの
出力を受けて、５Ｖ駆動ＩＣ１ＩＯＶ駆動ｒｃおよび２
０Ｖ駆動ＩＣに適するようにレベル変換をするＩＣ（レ
ベル変換ＩＣ）において、５０Ｖのレベルの入力信号を
５Ｖのレベルに変換するレベル変換回路Ａ１．５０Ｖの
レベルの入力信号をＩＯＶのレベルに変換するレベル変
換回路Ａ２および５０Ｖのレベルの入力信号を２０Ｖの
レベルに変換するレベル変換回路Ａ３にはそれぞれ出力
レベルに適した電圧の電源が供給されるようになされて
いる。

すなわち、レベル変換回路Ａ！には５Ｖ電源が供給され
、レベル変換回路Ａ２にはＩＯＶ電源が供給され、そし
て、レベル変換回路Ａ、には２０Ｖ電源が供給されるよ
うになされている。従って、レベル変換ＩＣにはそれぞ
れの電源（５Ｖ電源、ＩＯＶ電源および２０Ｖ電源）用
の端子を設けなければならず、レベル変換ＩＣ内のパッ
ド数が増加してＩＣチップが占有する面積が大きくなる
という問題点があった。

また、従来、遅延回路として第１Ｘ図に示すようなもの
が提案されている。

図中、１１は被遅延信号が人力される被遅延信号入力端
子、１２は遅延信号が出力される遅延信号出力端子であ
って、この遅延回路は、これら被遅延信号入力端子１１
と、遅延信号出力端子１２との間に、Ｐ型ＭＯ３トラン
ジスタＴＰ３．及びＮ型ＭＯＩ−ランジスタＴＮ、、か
らなるインバータＩ３１と、Ｐ型ＭＯ３トランジスタＴ
Ｐ、２及びＮ型ＭＯＳトランジスタＴＮＳ２からなるイ
ンバータＩ３□と、Ｐ型ＭＯ３トランジスタＴＰ３３及
びＮ型ＭＯ３トランジスタＴＮ、、からなるインバータ
１３３とを縦列接続し、最終段のインバータＩ３’ｌに
は電源Ｖｏｆ）の電圧を電源電圧として供給し、初段及
び２段目のインバータＬ３１．１，２には、電源Ｖａの
電圧く但し、電源Ｖａの電圧〈電源ＶＤｔ）の電圧）を
供給するように構成されている。

ここに、一般に、インバータは、電源電圧を低くすると
、その遅延時間を大きくする。したがって、かかる従来
の遅延回路によれば、最大電圧を電源ＶＤＤの電圧と同
一電圧とする遅延信号を得ることができるにも拘らず、
全てのインバータＩ３１、Ｉ３□、Ｉｎ２に対して電源
電圧として電源ＶＤＤの電圧を供給する遅延回路に比較
して、より大きな遅延時間を得ることができる。即ち、
少ない段数のインバータでより大きな遅延時間を得るこ
とができる。

しかしながら、かかる従来の遅延回路においては、電源
電圧として電源■ＤＤの電圧と電源Ｖａの電圧の二種類
の電圧が必要となるため、かかる従来の遅延回路をＩＣ
に内蔵する場合には、電源ＶＤＤ用の外部端子の他に、
電源Ｖａ用の外部端子を必要とし、この結果、ＩＣのパ
ッド数が増加してＩＣチップが占有する面積が大きくな
るという問題点があった。

本発明は、かかる点に鑑み、単一電源を使用して任意の
電圧に変換した出力信号を得るようにすることによって
、これをＩＣ化する場合には、ＩＣチップのパッド数を
最小限にしてＩＣチップが占有する面積を小さく抑える
ことができるようにしたレベル変換回路と、このレベル
変換回路を使用し、これをＩＣ化する場合には、ＩＣチ
ップのパッド数を低減化してＩＣチップが占有する面積
を小さく抑えることができるようにした遅延回路を掛供
することを目的とする。

［課題を解決するための手段］ 第１図は本発明に係るレベル変換回路の原理を示す回路
図である。

本発明に係るレベル変換回路は、入力信号ＩＮ１を変換
して所定レベルの出力信号ＯＵＴ、を取り出すレベル変
換回路であって、入力信号ＩＮ、が供給されるインバー
タ■と、出力信号０（ＪＴ、を取り出す信号線ＳＬと電
源ＶｂＤとの間に設けられ、ゲートにインバータＩの出
力が供給される一導電型の第１のＭＯＳトランジスタＴ
Ｐ、２と、信号線ＳＬと接地ＧＮＤとの間に設けられ、
ゲートに入力信号ＩＮ、が供給される第１のトランジス
タＴＰ１□と反対導電型の第２のＭＯＳトランジスタＴ
Ｎ１２と、信号線ＳＬと接地ＧＮＤとの間に設けられ、
ゲートにインバータＩの出力が供給される反対導電型の
第３のＭＯＳトランジスタＴＮ、３とを具備し、入力信
号ＩＮ、により第１および第２のＭＯＳトランジスタＴ
Ｐ、２３　ＴＮ、２を共にオン状態として、これら第１
および第２のＭ○ＳトランジスタＴＰ１２３ＴＮ１２の
オン抵抗の比によって、電源■ｏＤの電圧よりも低い任
意の電圧の出力信号ＯＵＴ、を取り出すように構成され
る。

第２図は本発明に係る遅延回路の原理を示す回路図であ
る。

本発明に係る遅延回路は、縦列接続してなる複数のイン
バニタ、例えば、３個のインバータ１３１．１３２３１
３３と、本発明に係るレベル変換回路１３とを設け、こ
れら３個のインバータ１３１．１３２、Ｉ３３中、最終
段のインバータｒｓｘ以外のインバータＩ３Ｌ、ｈ２の
少なくとも１個のインバータ、例えば、初段及び２段目
のインバータｒ３ｔ、Ｉ３２には、本発明に係るレベル
変換回路１３の入力端子１４に第１の電圧、例えば、電
源■ＤＤの電圧を供給した場合にその出力端子１５に得
られる第２の電圧、例えば、電源Ｖａの電圧と同一の電
圧を電源電圧として供給し、かかる電源Ｖａの電圧と同
一の電圧を供給するインバータ以外のインバータ、例え
ば、最終段のインバータｈ３には、電源ＶＤＤの電圧を
電源電圧として供給するように構成される。

Ｃ作用コ 本発明のレベル変換回路によれば、入力信号ＩＮＩによ
り、出力信号ｏｕ’ｒｔを取り出す信号線ＳＬと電源■
ＤＤとの間に設けた第１のＭＯＳトランジスタＴＰ１□
と、該信号線ＳＬと接地ＧＮＤとの間に設けた第２のＭ
ＯＳトランジスタＴＮ、２とを共にオン状態とし、該第
１および第２のＭＯＳトランジスタＴＰ、□。

ＴＮ、。のオン抵抗の比によって、電源Ｖｏｏの電圧よ
りも低い任意の電圧の出力信号ＯＵＴ　１を取り出すよ
うになされている。ここで、第３のＭＯＳトランジスタ
ＴＮ、は、出力信号０ＵＴｌを低レベルにするときオン
状態として接地ＧＮＤのレベルを出力信号０ＵＴ１とし
て出力するために使用されるものである。

このように、本発明のレベル変換回路によれば、単一電
源を使用して任意の電圧に変換した出力信号を得るよう
にしているので、これをＩＣ化する場合には、ＩＣチッ
プのパッド数を最小限にしてＩＣチップが占有する面積
を小さく抑えることができる。

また、本発明の遅延回路によれば、縦列接続されたイン
バータ１３１、Ｉ３□、１３３のうち、少なくとも１個
のインバータ、例えば、２個のインバータＩ３１．１３
２には、例えば、電源Ｖａの電圧と同一の電圧を電源電
圧として供給し、最終段のインバータ１．．３には、電
源ＶＤｏの電圧を供給するようにしているにも拘らず、
本発明に係るレベル変換回路を使用しているので、これ
をＩＣ化する場合には電源ＶＤＤ用の外部端子を設けれ
ば足り、電源Ｖａ用の外部端子を設ける必要がない。

したがって、本発明の遅延回路によれば、これをＩＣ化
する場合には、ＩＣチップのパッド数を低減化して、Ｉ
Ｃチップが占有する面積を小さく抑えることができる。

［実施例］ 以下、図面を参照して本発明に係るレベル変換回路及び
遅延回路の実施例を説明する。

第３図は本発明のレベル変換回路の一実施例を示す回路
図である。同図に示されるように、本実施例のレベル変
換回路は、Ｐ型ＭＯｓトランジスタＴＰＩ□、ＴＰ、□
およびＮ型ＭＯＳトランジスタＴＮ、。

ＴＮ】２３　ＴＮ、３で構成されている。トランジスタ
ＴＰ、□およびＴＮ１□は、電源Ｖｐｐと接地ＧＮＤ間
に設けられたインバータを構成し、その入力には入力信
号ＩＮ。

が供給されている。また、電源ＶＤＤと接地ＧＮＤ間に
は、トランジスタＴＰ、□およびＴＮ、２が直列に接続
され、これらトランジスタＴＰ、□とＴＮ、２との接続
箇所（ノードｎ１□、出力信号を取り出す信号線ＳＬ）
からレベル変換された出力０ＵＴ１が出力されるように
なされている。ここで、入力信号ＩＮ、は、トランジス
タＴＮ１２のゲートにも供給され、また、トランジスタ
ＴＰ１１およびＴＮｌ、で構成されたインバータの出力
（ノードｎ１□）は、反転出力０（ＪＴ　ｌとされると
共に、トランジスタＴＰ、□およびＴＮｌ、のゲートに
供給されている。

第４図および第５図は第３図のレベル変換回路の動作を
説明するための等価回路図であり、第３図は入力信号Ｉ
Ｎ、が高レベル“Ｈ”のときを示し、第５図は入力信号
ＩＮ、が低レベル“Ｌ″のときを示している。

まず、第４図に示されるように、第３図のレベル変換回
路で入力信号ＩＮｌが高レベル”　Ｈ”のとき、トラン
ジスタＴｐＨがスイッチ・オフ、トランジスタＴＮ、□
、　ＴＮ、２がスイッチ・オンとなる。これにより、ノ
ードｎ１、（反転出力ＯＵＴ＋）は低レベル”　Ｌ　”
となり、トランジスタＴＰ１２がスイッチ・オン、トラ
ンジスタＴＮＩ３がスイッチ・オフとなる。

従って、ノードｎ＋２（出力信号ＯＵＴ　、を取り出す
信号線ＳＬ）は、トランジスタＴＰ１２のオン抵抗とト
ランジスタＴＮ、のオン抵抗とにより分圧された電圧の
レベルとなる。すなわち、トランジスタＴＰ、□および
ＴＮ、２を該トランジスタのオン抵抗の比が所定の値と
なるように製造することによって、出力信号ＯＵＴ＋の
レベルを電源ＶＤ＋：１の電圧よりも低い任意の電圧の
レベル（０〈出力電圧＜Ｖｏｏ）にすることができる。

次に、第５図に示されるように、第３図のレベル変換回
路で入力信号ＩＮ、が低レベル”Ｌ”のとき、トランジ
スタＴＰ、、がスイッチ・オン、トランジスタＴＮ１＋
、　ＴＮｌ２がスイッチ・オフとなる。これにより、ノ
ードｎ１□は高レベル“′Ｈ″となり、トランジスタＴ
Ｐ１２がスイッチ・オフ、トランジスタＴＮ、３がスイ
ッチ・オンとなる。従って、ノードｎ１２は、トランジ
スタＴＮ、３により接地電位となる。

このように、本実施例のレベル変換回路は、単一電源Ｖ
Ｄｐを使用して任意の電圧（電源Ｖ。ｐの電圧よりも低
い任意の電圧）に変換した出力信号０ＵＴ１を得ること
ができる。

第６図は本発明のレベル変換回路の他の実施例を示す回
路図である。同図に示されるように、本実施例のレベル
変換回路は、Ｐ型ＭＯＳトランジスタＴＰ２３、ＴＰ２
２、ＴＰ２３およびＮ型ＭＯＳトランジスタＴＮ２２、
ＴＮ２２、ＴＮ２３で構成されている。トランジスタＴ
Ｐ２工およびＴＮ２３は、電源ＶＤＤと接地ＧＮＤ間に
設けられたインバータを構成し、その入力には入力信号
ＩＮ２が供給されている。また、電源Ｖ。０と接地ＧＮ
Ｄ間には、トランジスタＴＰ２９、ＴＰ２２およびＴＮ
２２が直列に接続され、該トランジスタＴＰ２２とＴＮ
２２との接続箇所（出力信号を収り出す信号線ＳＬ）か
らレベル変換された出力０ＵＴ２が出力されるようにな
されている。ここで、トランジスタＴＮ２３は、トラン
ジスタＴＰ２３およびＴＰ２２の接続箇所と接地間に設
けられ、該トランジスタＴＮ、３のゲートには。

入力信号ＩＮ２が供給されている。また、トランジスタ
ＴＰ２１およびＴＮ２２で構成されたインバータの出力
は、反転出力０ｔＪＴ２とされると共に、トランジスタ
ＴＰ２３．　ＴＰ２２およびＴＮ２２のゲー１〜に供給
されている。

この第６図に示す実施例も、入力信号ＩＮ２が高レベル
”　Ｈ”のとき、トランジスタＴＰ２２がスイッチ・オ
フ、トランジスタＴＮ２１．７Ｎ２３がスイッチ・オン
となる。これにより、反転出力０ＵＴ２は低レベル“Ｌ
″となり、トランジスタＴＰ２２およびＴＰ２３がスイ
ッチ・オン、トランジスタＴＮ２゜がスイッチオフとな
る。従って、出力信号０ＵＴ２を取り出す信号線ＳＬは
、トランジスタＴＰ２３のオン抵抗とトランジスタＴＮ
２３のオン抵抗とにより分圧された電圧のレベルとなり
、出力信号０ＵＴ２はオン状態のトランジスタＴＰ２２
を介して出力される。逆に、入力信号■Ｎ２が低レベル
“Ｌ”°のとき、トランジスタＴＰ２２がスイッチ・オ
ン、トランジスタＴＮ２１．　ＴＮ２３がスイッチ・オ
フとなる。これにより、反転出力ＯＵＴ。

は高レベル“Ｈ′となり、トランジスタＴＰ２２および
ＴＰ２３がスイッチ・オフ、トランジスタＴＮ２２がス
イッチ・オンとなる。従って、出力信号０ＵＴ２を取り
出す信号線ＳＬは、トランジスタＴＮ２２により接地電
位となる。

本実施例のレベル変換回路は、前述した第３図のレベル
変換回路と同様に、単一電源Ｖｏｏを使用して任意の電
圧（電源ＶＤＤの電圧よりも低い任意の電圧）に変換し
た出力信号０ＵＴ２を得ることができる。さらに、本実
施例のレベル変換回路は、前述した第３図のレベル変換
回路と異なり、出力電圧レベルはトランジスタＴｐ２Ｓ
およびＴＮ２３のオン抵抗の比により規定され、トラン
ジスタＴＰ２２およびＴＮ２２のオン抵抗は出力電圧レ
ベルには影響されない。従って、トランジスタＴＰ２２
およびＴＮ２２のオン抵抗を自由に変えることができ、
レベル変換回路のディレィ値を制御することができる。

第７図は本発明のレベル変換回路が適用される装置を概
略的に示すブロック図であり、同図中、参照符号Ｂ１、
Ｂ２、Ｂ、はレベル変換回路である。

第７図に示されるように、例えば、５０Ｖ駆動ＩＣの出
力を受けて、５ｖ駆動ＩＣ１ＩＯＶ駆動ＩＣおよび２０
Ｖ駆動ＩＣに適するようにレベル変換をするＩＣ（レベ
ル変換ＩＣ）において、５０Ｖのレベルの入力信号を５
■のレベルに変換するレベル変換回路Ｂｌ、５０Ｖのレ
ベルの入力信号をＩＯＶのレベルに変換するレベル変換
回路Ｂ２および５０Ｖのレベルの入力信号を２０Ｖのレ
ベルに変換するレベル変換回路Ｂ３には、全て単一の電
圧の電源（５０Ｖ電源）が供給されるようになされてい
る。従って、レベル変換ＩＣには、第９図に示すレベル
変換ＩＣのように、それぞれの出力レベルに対応した電
源（５Ｖ電源、１０■電源および２０Ｖの端子を設ける
必要がなく、５０■電源用の端子だけを設ければよいた
め、レベル変換ＩＣ内のパッド数を最小限に抑えてＩＣ
チップが占有する面積を小さくすることができる。

第８図は本発明の遅延回路の一実施例を示す回路図であ
る。

本実施例の遅延回路は、第３図例のレベル変換回路を設
け、その入力端子１６に電源Ｖｏｏの電圧を供給した場
合にその出力端子１７に電源Ｖａの電圧と同一の電圧を
得るようにし、初段及び２段目のインバータ１３１、ｒ
ｓｚには、第３図例のレベル変換回路の出力端子１７に
得られる電源Ｖａの電圧と同一の電圧を電源電圧として
供給し、最終段のインバータｈｓには、電源■ＤＤの電
圧を電源電圧として供給するように構成されており、そ
の他については、第１１図従来例と同様に構成されてい
る。

かかる本実施例の遅延回路によれば、樅列接続されたイ
ンバータ１３１．１３２、ｈｓのうち、２個のインバー
タ１３１、Ｉ３２には、電源Ｖａの電圧と同一の電圧を
電源電圧として供給し、最終段のインバータ１３３には
、電源■ＤＤの電圧を供給するようにしているにも拘ら
ず、第３図例のレベル変換回路を使用しているので、こ
れをＩＣ化する場合には電源ＶＤＤ用の外部端子を設け
れば足り、電源Ｖａ用の外部端子を設ける必要がない。

したがって、本実施例の遅延回路によれば、これをＩＣ
化する場合には、ＩＣチップのパッド数を低減化して、
ＩＣチップが占有する面積を小さく抑えることができる
。

なお、本実施例の遅延回路は、第３図例のレベル変換回
路を使用して構成した場合であるが、この代わりに、第
６図従来例のレベル変換回路を使用して構成することも
でき、この場合にも、上述同様の作用効果を得ることが
できる。

［発明の効果］ 以上、詳述したように、本発明に係るレベル変換回路は
、単一電源を使用して任意の電圧に変換した出力信号を
得るようにされているので、これをＩＣ化する場合には
、ＩＣチップのパッド数を最小限にしてＩＣチップが占
有する面積を小さく抑えることができる。

また、本発明に係る遅延回路は、２種類の電源電圧を必
要とするにも拘らず、本発明に係るレベル変換回路を使
用していることにより、これをＩＣ化する場合には、電
源用外部端子として１個の外部端子を設けれは足りるの
で、これをＩＣ化する場合には、ＩＣチップのパッド数
を低減化し、ＩＣチップが占有する面積を小さく抑える
ことができる。

【図面の簡単な説明】

第１図は本発明に係るレベル変換回路の原理を示す回路
図、 第２図は本発明に係る遅延回路の原理を示す回路図、 第３図は本発明のレベル変換回路の一実施例を示す回路
図、 第４図および第５図は第３図のレベル変換回路の動作を
説明するための等価回路図、 第６図は本発明のレベル変換回路の他の実施例を示す回
路図、 第７図は本発明のレベル変換回路が適用される装置を概
略的に示すブロック図、 第８図は本発明に係る遅延回路の一実施例を示す回路図
、 第９図は従来のレベル変換回路の一例を示す回路図、 第１０図は従来のレベル変換回路が適用される装置を概
略的に示すブロック図、 第１１図は従来の遅延回路を示す回路図である。 ＧＮＤ・・接地 ＩＮ、、ＩＮ２・・・入力信号 ＯＵＴ＋　、０ＵＴ２・・・出力信号 ＳＬ・・・出力信号を取り出す信号線 ＴＮ、、・ＴＮ１２・ＴＮ、、。 ＴＮ２３　、ＴＮ２２３ＴＮ２３・・・Ｎ型ＭＯ３）ラ
ンジスクＴＰＩ１．ＴＰ１２ ＴＰ２２、　ＴＰ２２、ＴＰ２３・・・Ｐ型ＭＯ３トラ
ンジスタＶ００・・電源 Ｖａ・・・電源 、−一−ｆＢ：４５〒品搭ｔ、どｆント変換回８−一−
−−”−ｍ 本発明に係るレベル変換回路の原理を示す回路図第１図 １　　１　１ １コＩＩコ２Ｉ３３ 本発明に係る遅延回路の原理を示す回路図第２図 本発明のレベル変換回路の一実施例を示す回路図第３図 第３図のレベル変換回路の動作を説明するための等価回
路図第３図のレベル変換回路の動作を説明するための等
価回路図第５図 本発明のレベル変換回路の他の実施例を示す回路１箪６
　団 １１ ｈ２１３３ 本発明に係る遅延回路の一実施例 従来のレベル変換回路の一例を示す回路図第９図

Claims (1)

1. 【特許請求の範囲】 １、入力信号（ＩＮ＿１）をレベル変換して所定レベル
   の出力信号（ＯＵＴ＿１）を取り出すレベル変換回路で
   あつて、 前記入力信号（ＩＮ＿１）が供給されるインバータ（
   I ）と、 前記出力信号（ＯＵＴ＿１）を取り出す信号線（ＳＬ）
   と電源（Ｖ＿Ｄ＿Ｄ）との間に設けられ、ゲートに前記
   インバータ（ I ）の出力が供給される一導電型の第１
   のＭＯＳトランジスタ（ＴＰ＿１＿２）と、前記信号線
   （ＳＬ）と接地（ＧＮＤ）との間に設けられ、ゲートに
   前記入力信号（ＩＮ＿１）が供給される前記第１のＭＯ
   Ｓトランジスタ（ＴＰ＿１＿２）と反対導電型の第２の
   ＭＯＳトランジスタ（ＴＮ＿１＿２）と、前記信号線（
   ＳＬ）と接地（ＧＮＤ）との間に設けられ、ゲートに前
   記インバータ（ I ）の出力が供給される反対導電型の
   第３のＭＯＳトランジスタ（ＴＮ＿１＿３）とを具備し
   、 前記入力信号（ＩＮ＿１）により前記第１および第２の
   ＭＯＳトランジスタ（ＴＰ＿１＿２、ＴＮ＿１＿２）を
   共にオン状態として前記第１および第２のＭＯＳトラン
   ジスタ（ＴＰ＿１＿２、ＴＮ＿１＿２）のオン抵抗の比
   によつて、前記電源（Ｖ＿Ｄ＿Ｄ）の電圧よりも低い任
   意の電圧の前記出力信号（ＯＵＴ＿１）を取り出すよう
   にしたことを特徴とするレベル変換回路。 ２、入力信号（ＩＮ＿２）をレベル変換して所定レベル
   の出力信号（ＯＵＴ＿２）を取り出すレベル変換回路で
   あって、 前記入力信号（ＩＮ＿２）が供給されるインバータ（
   I ）と、 前記出力信号（ＯＵＴ＿２）を取り出す信号線（ＳＬ）
   と電源（Ｖ＿Ｄ＿Ｄ）との間に直列接続して設けられ、
   各々のゲートに前記インバータ（ I ）の出力が供給さ
   れた一導電型の第１および第４のＭＯＳトランジスタ（
   ＴＰ＿２＿２、ＴＰ＿２＿３）と、該第１および第４の
   ＭＯＳトランジスタ （ＴＰ＿２＿２、ＴＰ＿２＿３）の直列接続箇所と接地
   （ＧＮＤ）との間に設けられ、ゲートに前記入力信号（
   ＩＮ＿２）が供給される前記第１のＭＯＳトランジスタ （ＴＰ＿２＿２）と反対導電型の第２のＭＯＳトランジ
   スタ（ＴＮ＿２＿３）と、 前記信号線（ＳＬ）と接地（ＧＮＤ）との間に設けられ
   、ゲートに前記インバータ（ I ）の出力が供給される
   反対導電型の第３のＭＯＳトランジスタ（ＴＮ＿２＿２
   ）とを具備し、 前記入力信号（ＩＮ＿２）により前記第１、第２および
   第４のＭＯＳトランジスタ（ＴＰ＿２＿２、ＴＮ＿２＿
   ３、ＴＰ＿２＿３）を全てオン状態として前記第１およ
   び第２のＭＯＳトランジスタ（ＴＰ＿２＿２、ＴＮ＿２
   ＿３）のオン抵抗の比によって、前記電源（Ｖ＿Ｄ＿Ｄ
   ）の電圧よりも低い任意の電圧の前記出力信号（ＯＵＴ
   ＿２）を取り出すと共に、前記第４のトランジスタ（Ｔ
   Ｐ＿２＿３）のオン抵抗により前記出力信号（ＯＵＴ＿
   ２）のディレイ値を規定するようにしたことを特徴とす
   るレベル変換回路。 ３、縦列接続されてなる複数のインバータ（Ｉ＿３＿１
   、Ｉ＿３＿２、Ｉ＿３＿３）と、前記請求項１又は２記
   載のレベル変換回路とを設け、前記複数のインバータ（
   Ｉ＿３＿１、Ｉ＿３＿２、Ｉ＿３＿３）中、最終段のイ
   ンバータ（Ｉ＿３＿３）以外のインバータ（Ｉ＿３＿１
   、Ｉ＿３＿２）の少なくとも１個のインバータには、前
   記請求項１又は２記載のレベル変換回路の入力端子（１
   ４）に第１の電圧を供給した場合にその出力端子（１５
   ）に得られる第２の電圧を電源電圧として供給し、前記
   少なくとも１個のインバータ以外のインバータには、前
   記第１の電圧を電源電圧として供給するように構成され
   ていることを特徴とする遅延回路。