JPH031539A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH031539A
JPH031539A JP1132719A JP13271989A JPH031539A JP H031539 A JPH031539 A JP H031539A JP 1132719 A JP1132719 A JP 1132719A JP 13271989 A JP13271989 A JP 13271989A JP H031539 A JPH031539 A JP H031539A
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electrode
wire
vanadium
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Makoto Hirai
誠 平井
Noriyuki Kusuhashi
楠橋　範幸
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は電極配線に係る半導体装置の製造方法に関する
。
（従来の技術） 最近では半導体装置のボンディング・ワイヤとしてコス
トのかからず、かつ、ボンディング時の衝撃度の強いＣ
ｕ等が使われることがある。この時、基板上の電極をＡ
Ｊ膜だけで形成しているとＣｕのワイヤボンディング時
に半導体基板の表面、及びＡＪ膜表面等がダメージを受
けやすくなる。このため、従来Ｃｕワイヤを用いる場合
には基板の配線としてＡＡ膜の間にダメージを緩和でき
る膜を介した多層構造の電極が使われている。
以下、従来例における接合形ＦＥＴの半導体装置の製造
方法を第２図（ａ）乃至（ｃ）を用いて説明する。まず
、Ｎ層を上層、Ｐ　層を下層とした半導体基板（２０１
）上に熱酸化により第１の酸化膜（２０２）を形成する
。続いて第１の酸化膜（２０２）上にレジスト・パター
ンを形成し第１の酸化膜（２０２）の一部をエツチング
により除去する（第２図（ａ）〉。
第一の酸化膜（２０２）の一部を除去したゲート形成予
定領域上にＢ　Ｐ　Ｓ　Ｃｆ３ｏｒｏｎ　Ｄｏｐｅｄ　
Ｐｏ１ｙＳｉｌｉｃｏｎ）膜（２０３）を形成し、拡散
を行ないゲート領域としてＰ　層（２０４）を半導体基
板（２０１）主表面に形成する。次に、ＢＦ３膜（２０
３）上、第１の酸化膜（２０２）上、及び半導体基板（
２０１）上にＣＶＤ法により第２の酸化膜（２０９）を
形成する。
ソース、ドレイン領域を形成するために第２の酸化膜（
２０９）上にレジスト・パターンを形成し第２の酸化膜
（２０９）の一部をエツチングにより除去する。第２の
酸化膜（２０９）の一部を除去した部分に、ＰＯＣＡ３
雰囲気による拡散を行ないソース、ドレイン領域として
Ｎ層層（２０Ｂ）を半導体基板（２０１）主表面に形成
する（第２図（ｂ））。
次に第２の酸化膜（２０９）上、及びＮ　層（２０Ｂ）
上に電極配線として、まず第１のＡで膜（２０７）を形
成し、この第１のＡＪ膜（２０７）上にバナジム（Ｖ）
膜（２０８）を形成する。続いてバナジム膜（２０８）
上に第２のＡｆｉ膜（２０９）を形成し３層電極を形成
する。この３層電極上にＣｕから成るワイヤ（２１０）
をボンディングする（第２図（Ｃ））。
上記の構成によればＣｕ等の衝撃度の強いワイヤ（２１
０）でボンディングしても第１のＡＣ膜（２０７）と第
２のＡＡ膜（２０９）の間にバナジム膜（２０８）を設
けたことによりＣｕの衝撃度をバナジム膜（２０Ｂ＞で
緩和するため、半導体基板（２０１）表面へのダメージ
が緩和される。また、電極におけるＣｕから成るワイヤ
（２１０）のもぐり込みもバナジム膜（２０８）により
防ぐことができる。
しかしながら、半導体基板（２０１）上に設けられ第２
の酸化＠　（２１り等のパターンにより形成された凹凸
形状が厳しい場合にはその段差部分（２１２）において
バナジム膜（２０８）が段切れを起こすことがあった。
このため、この後多層電極をバターニングするときに、
第１のＡρ膜（２０７）　、及び第２のＡｆｉ膜（２０
９）とバナジム膜（２０８）とのエツチングの進行の割
合が異なるために、段差部分（２１２）のエツチングが
進行しマウスホール（図示せず）という空間部が段切れ
の箇所に発生してしまう。
マウスホールが発生すると正常なバターニングができな
いという問題が起こってしまう。
（発明が解決しようとする課題） 以上詳述したように従来においては多層構造による電極
を形成することによりワイヤボンディング時の衝撃を緩
和していたが、電極下の凹凸形状が厳しい場合には電極
の正常なバターニングができなくなるという問題があっ
た。
本発明においては凹凸形状を有する半導体基板上にシリ
ケイト・ガラス膜を形成し、これに熱処理を施すことに
より電極の正常なバターニングが行なえるようにするこ
とを目的とする。
［発明の構成コ （課題を解決するための手段） 本発明においては凹凸形状を有する半導体基板上にシリ
ケイト・ガラス膜を形成し熱処理を施す工程と、前記シ
リケイト・ガラス膜上にアルミニウム（ＡＩ２）膜、バ
ナジム（Ｖ）膜、及びアルミニウム（Ａρ）膜の３層の
配線から成る多層電極を形成する工程とを具備したこと
を特徴とする半導体装置の製造方法を提供する。
（作　用） 上記構成よれば凹凸形状を有する半導体基板上にシリケ
イト・ガラス膜を形成し熱処理を施すことにより凹凸の
段差をなだらかにすることができ、これにより電極の段
切れが発生しなくなる。
（実施例） 以下、本実施例における接合形ＦＥＴの半導体装置の製
造方法を第１図（ａ）乃至（Ｃ）を用いて説明する。ま
ず、Ｎ層を上層、Ｐ＋層を下層とした半導体基板（ｌｏ
ｔ）上に熱酸化により第１の酸化膜（１０２）を形成す
る。続いて第１の酸化膜（１０２）上にレジスト・パタ
ーンを形成し第１の酸化膜（ＬＱ２）の一部をエツチン
グにより除去する（第１図（ａ））。
第１の酸化膜（１０２）の一部を除去したゲート形成予
定領域上にＢＰＳ膜（１０３）を形成し、拡散を行ない
ゲート領域としてＰ　層（１０４）を半導体基板（１０
１）主表面に形成する。次にＢＰＳ膜（１０３）上、第
１の酸化膜（１０２）上、及び半導体基板（１０１）上
にＢ　Ｐ　Ｓ　Ｇ　（Ｂａｒｏｎ−ｄｏｐｅｄ　’Ｆ４
ｈｏｓｐｈｏ−８ｌｌｌｌａａｔｅｉ７１Ｂｓｓ）膜（
１０５）を形成する。この後、ＢＰＳＧ膜（１０５）に
温度１０００℃の熱処理を２０分間施す。
ソース、ドレイン領域を形成するためにＢＰＳＧ膜（１
０５）上にレジスト・パターンを形成しＢＰＳＧ膜（１
０５）の一部をエツチングにより除去する。ＢＰＳＧ膜
（１０５）の一部を除去した部分にｐｏｃ４３雰囲気に
よる拡散を行ないソース、ドレイン領域としてＮ＋層（
１０６）を半導体基板（１０１）主表面に形成する（第
１図（ｂ））。
次にＢＰＳＧ膜（１０５）上、及びＮ　層（１０Ｂ）上
に電極配線として、まず第１のＡＪ２膜（１０７）を０
．６μｍの膜厚に形成し、この第１のＡＪ膜（１０７）
上にバナジム膜（１０ｇ）を０．２５μｍの膜厚に形成
する。続いてバナジム膜（１０８）上に第２のＡＪ膜（
１０９）を形成し３層電極を形成する。この３層電極上
にＣｕから成るワイヤ（１１０）をボンディングする（
第１図（Ｃ））。
上記の構成によればＣｕ等の衝撃度の強いワイヤ（１１
０）でボンディングしても第１のＡＩ膜（１０７）と第
２のＡＪ膜（１０９）の間にバナジム膜（１０Ｂ）を設
けたことによりＣｕの衝撃度をバナジム膜（１０８）で
緩和するため半導体基板（１０１）表面へのダメージが
緩和される。また、電極におけるＣｕから成るワイヤ（
１１０）のもぐり込みもバナジム膜（１０８）により防
ぐことができる。また、半導体基板（１０１）上に設け
られ第１の酸化膜（１０２）等のパターンにより形成さ
れた凹凸形状が厳しい場合でも、凹凸形状上にＢＰＳＧ
膜（１０５）を設け、熱処理を施すことでＢＰＳＧ膜（
１０５）をメルティングさせることができ凹凸形状の段
差部分（１１２）をなめらかにすることができる。
このため、バナジム膜（１０ｇ）が段切れを起こすこと
がないため、多層電極をバターニングするとき段切れの
箇所からエツチングが進行してしまうことを防ぐことが
できマウスホールの発生を防ぐことができる。従って、
凹凸形状の段差が厳しい場合でも電極の正常なバターニ
ングができ、しかも半導体基板（１０１）表面へのダメ
ージを緩和することができる。
［発明の効果］ 本発明によれば電極下の凹凸形状上にシリケイト・ガラ
ス膜を形成し、これに熱処理を施すことにより電極の正
常なバターニングを行なうことができる。
【図面の簡単な説明】 第１図（ａ）乃至（ｅ）は本発明の実施例における半導
体装置の製造方法を示す断面図、第２図（ａ）乃至（ｅ
）は従来例における半導体装置の製造方法を示す断面図
である。 半導体基板・・・・・・・・・１０１，２０１゜第１の
酸化膜・・・・・・１０２，２０２゜ＢＰＳ膜・・・・
・・・・・・・・１０３，２０３゜Ｐ＋層・・・・・・
・・・・・・・・弓０４，２０４゜ＢＰＳＧ膜・・・・
・・・・・１０５゜Ｎ　層・・・・・・・・・・・・・
・・１０６，２０６゜第１のＡ℃膜・・・・・・１０７
，２ρ７゜バナジム膜・・・・・・・・・１０８，２０
８゜第２のＡＪ膜・・・・・・１０９，２０９゜ワイヤ
・・・・・・・・・・・・・・・１１０，２１０゜第２
の酸化膜・・・・・・２１１゜ 段差部分・・・・・・・・・・・・１１２，２１２゜０
３ＢＰＳＩ員

Claims (1)

    【特許請求の範囲】
  1. 凹凸形状を有する半導体基板上にシリケイト・ガラス膜
    を形成し熱処理を施す工程と、前記シリケイト・ガラス
    膜上にアルミニウム（Ａｌ）膜、バナジム（Ｖ）膜、及
    びアルミニウム（Ａｌ）膜の３層の配線から成る多層電
    極を形成する工程とを具備したことを特徴とする半導体
    装置の製造方法。
JP1132719A 1989-05-29 1989-05-29 半導体装置の製造方法 Pending JPH031539A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294872A (ja) * 2005-07-05 2005-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
CN102326192A (zh) * 2009-02-26 2012-01-18 株式会社理光 显示装置以及修复显示装置的方法

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