JPH0314335A - Serial communication equipment - Google Patents

Abstract

PURPOSE:To prevent the occurrence of misreading by making the phases of clocks variable to be selected. CONSTITUTION:The serial communication equipment is provided with clock generating parts 10 to 1n for generating plural clocks CLK0 to CLKn having the same frequency as a clock CLK used for sending a serial input SIN but mutually shifted at their phases, a clock selector 20 for detecting the changing point of the serial input SIN and setting up a point of time delayed from the detected point as a new changing point, a serial input register 30 for inputting successive serial inputs SIN in order by respective shift clocks, and a clock switching part 40 for applying a corresponding clock to the register 30 in accordance with the output of the clock selection part 20. Since the serial inputs can be read out at respective stabilized positions in the serial communication equipment, the occurrence of misreading can be prevented.

Description

【発明の詳細な説明】 〔概　要〕 シリアル入力データをクロフクでサンプリングして読込
むシリアル通信装置に関し、 シリアル入力データの変化点付近での不安定な読込みを
防止することを目的とし、 シリアル入力データのクロックと同周期で位相の異なる
複数のクロックを発生するクロック発生部と、該シリア
ル入力データの変化点を検出して該変化点から遅れた時
点に変化点を持つクロックを該複数のクロックの中から
選択するクロンク選択部と、該シリアル入力データを取
り込むシリアル入力レジスタと、前記クロック選択部の
出力を受けて該当するクロックを該レジスタのシフトク
ロノクとして供給するクロンク切替部とを備えるよう構
或する。[Detailed Description of the Invention] [Summary] Regarding a serial communication device that samples and reads serial input data using a clock, the purpose of this invention is to prevent unstable reading near changing points of serial input data. A clock generation unit that generates a plurality of clocks with the same period and different phases as a data clock, and a clock that detects a change point of the serial input data and generates a clock that has a change point at a time delayed from the change point. The clock selection unit selects one from among them, a serial input register that takes in the serial input data, and a clock switching unit that receives the output of the clock selection unit and supplies the corresponding clock as a shift clock of the register. do.

〔産業上の利用分野〕[Industrial application field]

本発明は、シリアル入力データをクロックで読込むシリ
アル通信装置に関する。The present invention relates to a serial communication device that reads serial input data using a clock.

シリアル入力データを受信しクロックで読込む場合、該
データの安定した部分を読込めば問題はないが、該デー
タの変化点付近を読込むとその部分は不安定であるため
、誤読込みする可能性が強い。本発明はこのような誤読
込みを防止しようとするものである。When receiving serial input data and reading it using a clock, there is no problem if you read a stable part of the data, but if you read near the changing point of the data, that part is unstable and there is a possibility of erroneous reading. is strong. The present invention aims to prevent such erroneous reading.

〔従来の技術〕[Conventional technology]

第４図は従来の同期通信方式の説明図で、ｆａ）はＥＣ
Ｕ　（電子制御装置〉２からクロックＣＬＫを送信し、
そのタイミングでシリアル入力データＳＩＮをＥＣＵ１
から送出させ、これをＥＣＵ２において該クロックで読
取るようにしたものである。Figure 4 is an explanatory diagram of the conventional synchronous communication system, where fa) is EC
Send clock CLK from U (electronic control unit) 2,
At that timing, serial input data SIN is sent to ECU1.
The ECU 2 reads this clock using the clock.

このようなシステムも、近距離のマイクロコンピュータ
間のシリアル通信等に利用されて、返送されるシリアル
入力データＳＩＮの時間遅れが問題とならない場合は、
ＥＣＵＺ側での誤読込みの可能性は小さい。If such a system is also used for serial communication between close-range microcomputers, and the time delay of the returned serial input data SIN is not a problem, then
The possibility of misreading on the ECUZ side is small.

これに対し（ｂｌのように遠距離通信になり、各伝送路
に高周波ノイズ除去用のフィルタ３．４を挿入したりす
ると、フィルタ３．４による遅れが問題となる。つまり
、第５図に示すようにシリアル人力ＳＩＮが正常時のよ
うにクロックＣＬＫの立下りにほぼ同期して変化してい
れば、該クロンクＣＬＫの立上りで読込めば最も位相マ
ージンが大きいため、誤読込みすることはない。しかし
、同図の異常時のようにシリアル人力ＳＩＮがクロック
ＣＬＫの立上りで変化するようにタイ主ングずれしてい
ると、シリアル人力ＳＩＮの変化点（不定）を読込むこ
とになり、誤読込みの可能性が高くなる。フィルタ−（
ＬＰＦ）３．４を挿入すると、波形が鈍るのでインバー
タを挿入して波形整形し、これにより可威り大幅な位相
遅れが生じ得る。またクロック発振器が動作不安定にな
った場合も大きな位相ずれが生じる。On the other hand, when long-distance communication is used as in (bl), and a filter 3.4 for high frequency noise removal is inserted in each transmission path, the delay caused by the filter 3.4 becomes a problem. As shown in the figure, if the serial input SIN changes almost in synchronization with the falling edge of the clock CLK, as in normal times, if it is read at the rising edge of the clock CLK, the phase margin is the largest, so there will be no erroneous reading. However, if the serial manual input SIN changes at the rising edge of the clock CLK, as in the case of an abnormality in the same figure, and the timing is off, the changing point (indeterminate) of the serial manual input SIN will be read, resulting in misreading. There is a higher possibility that the filter
If an LPF (LPF) 3.4 is inserted, the waveform becomes dull, so an inverter is inserted to shape the waveform, which can cause a large phase delay. A large phase shift also occurs when the clock oscillator becomes unstable.

一方、非同期通信の場合は相手方ヘクロックＣＬＫを送
らないので、第５図の異常時のようなケースは頻発する
。このため、一般には入力の２度読み等を行い、その結
果の一致、不一致で誤読込みを排除している。しかしな
がら、この処理は煩雑になる。On the other hand, in the case of asynchronous communication, since the clock CLK is not sent to the other party, cases such as the abnormality shown in FIG. 5 occur frequently. For this reason, the input is generally read twice, and erroneous reading is eliminated based on whether the results match or do not match. However, this process becomes complicated.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のシリアル通信方式はクロックの位相を固定してい
るため、上述したシリアル入力データの変化点付近の読
込みという問題が発生する。Since the conventional serial communication system fixes the clock phase, the above-mentioned problem of reading near the change point of the serial input data occurs.

本発明はクロックの位相を可変する（選択可能にする）
ことでこの点を解決しようとするものである。The present invention makes the clock phase variable (selectable)
This is an attempt to solve this problem.

〔課題を解決するための手段〕[Means to solve the problem]

第１図は本発明の原理図で、１０，１１，・・・・・・
１ｎはシリアル人力ＳＩＮを送出させたクロックＣＬＫ
と同じ周波数であるが位相が互いにずれた複数のクロッ
クＣＬＫＯ，ＣＬＫＩ，・・・・・・，　　ＣＬＫｎを
発生するクロック発生部、２０はシリアル人力ＳＩＮの
変化点を検出してそれより遅れた時点を変化点とするク
ロックを選択するクロック選択部、３０はシリアル人力
ＳＩＮをシフトクロックＣＬＫで順番に取込むシリアル
入力レジスタ、４０はクロック選択部２０の出力に応じ
て該当するクロンクをレジスタ３０に与えるクロック切
替部である。Figure 1 is a diagram of the principle of the present invention, 10, 11,...
1n is the clock CLK that sent out the serial SIN
A clock generator 20 generates a plurality of clocks CLKO, CLKI, . 30 is a serial input register that sequentially takes in the serial input SIN using the shift clock CLK; 40 is a serial input register that supplies a corresponding clock to the register 30 in accordance with the output of the clock selection section 20; This is a clock switching section.

〔作　用〕[For production]

位相の異なる複数のクロックを用意しておけば、１つの
クロックの変化タイ主ングがシリアル人力の変化点に一
致してしまうとき、他のクロックの変化タイミングは必
ずシリアル人力の変化点から離れている。従って、この
ときは他のクロックの１つを使えばシリアル入力の安定
部分を読取ることができる。By preparing multiple clocks with different phases, when the change timing of one clock coincides with the change point of the serial input, the change timing of the other clocks will always be far from the change point of the serial input. There is. Therefore, at this time, one of the other clocks can be used to read the stable portion of the serial input.

シリアル入力詳しくはそのクロックの変化点と変化点の
中央が最も安定な部分で、位相マージンが最大であるか
ら、この中央に近い位相のクロックを選択できるように
しておくのが良い。これには、クロックＣＬＫＯ，ＣＬ
ＫＩ，・・・・・・の｛固数と相互の位相ずれ量、及び
クロック選択部２０の構戒を通切にする必要がある。位
相ずれ量として１８０゜位相ずれは、変化点という観点
では１つと同じであるから好ましくない。従ってクロッ
クＣＬＫＯ，ＣＬＫＩ，・・・・・・として２種類従っ
て２相クロックを使用するなら９０゜位相ずれ等とし、
１８０゜位相ずれにはしない。Serial input In detail, the center between the changing points of the clock is the most stable part and has the maximum phase margin, so it is better to be able to select a clock with a phase close to this center. This includes clocks CLKO, CL
KI, . A phase shift of 180° is not preferable because it is the same as one in terms of the change point. Therefore, if two types of clocks CLKO, CLKI, etc. are used, therefore, if a two-phase clock is used, the phase shift should be 90°, etc.
Do not make the phase shift 180°.

〔実施例〕〔Example〕

第２図は本発明の一実施例を示す構戒図、第３図はタイ
ムチャートである。本例ではシリアル入力データＳＩＮ
のクロックと同周期で１２０゜ずつ位相のずれた３種類
のクロックＣＬＫＯ〜ＣＬＫ２をクロック発生部１０〜
１２で発生させる。FIG. 2 is a composition diagram showing one embodiment of the present invention, and FIG. 3 is a time chart. In this example, serial input data SIN
The clock generator 10 generates three types of clocks CLKO to CLK2 with the same period and a phase difference of 120 degrees as the clock in the clock generator 10 to
Generate at 12.

尚、シリアル入力データＳＩＮは“Ｌ”レベルのスター
トビソトと８ビントのデータと、“Ｈ″レベルのストッ
プビットからなる。クロック切替部４０はこれらのクロ
ンクＣＬＫＯ−ＣＬＫ２のいずれかをシフトクロックＣ
ＬＫとして出力する３つのナンドゲート４１〜４３で構
威される。このナンドゲート４１〜４３を開閉制御する
クロック選択部２０は４個の遅延型フリップフロソプ（
ＦＦ）２１〜２４と３１固のオアゲート２５〜２７で構
威される。これらＯＦＦ２１〜２４はリセット端子Ｒが
ＬからＨに立上るとリセットされ、また該端子ＲがＬの
状態でクロック端子ＣＬＫがＬからＨに立上るとデータ
端子Ｄのレベルを出力端子Ｑに出すことができる。しか
し、該端子ＲがＨのときはクロック端子ＣＬＫがＬから
Ｈに立上っても出力Ｑは変化しないタイプである。The serial input data SIN consists of a start bit at "L" level, 8-bit data, and a stop bit at "H" level. The clock switching unit 40 shifts one of these clocks CLKO-CLK2 to the shift clock C.
It is composed of three NAND gates 41 to 43 that output as LK. The clock selection unit 20 that controls the opening and closing of the NAND gates 41 to 43 includes four delay type flip-flops (
FF) 21-24 and 31-fixed OR gate 25-27. These OFF21 to 24 are reset when the reset terminal R rises from L to H, and when the clock terminal CLK rises from L to H while the terminal R is at L, the level of the data terminal D is output to the output terminal Q. be able to. However, when the terminal R is at H, the output Q does not change even if the clock terminal CLK rises from L to H.

第ｌのＦＦ２１はシリアル人力ＳＩＮの立下り検出用で
、そのＤ端子は常にＨ（＝Ｖｃｃ）である。The first FF 21 is for detecting the fall of the serial input SIN, and its D terminal is always at H (=Vcc).

説明を簡単にするため、ＦＦ２１〜２４の出力Ｑ１〜Ｑ
４が全てＬであり、また全てのＲ端子人力もＬであると
する。この状態でシリアル人力ＳＩＮが立下ると第１の
ＦＦ２　１の出力ＱｌがＨとなる。この出力Ｑ１は第２
〜第４のＦＦ２２〜２４のＤ入力となり、それぞれクロ
ックＣＬＫＯ〜ＣＬＫ２で取込まれる。但し、実際には
オアゲート２５〜２７による制限で、シリアル人力ＳＩ
Ｎの立下りから最初に立下るクロックにより駆動される
ＦＦＬ，か出力Ｑ１を取込めない。例えば第３図のよう
にクロックＣＬＫ２が最初に立下るとＦＦ２４の出力Ｑ
４がＨになる。このときオアゲート２５．２６の出力に
よってＦＦ２２，２３のＲ端子がＨになるので、クロッ
クＣＬＫＯ，Ｃ．ＬＫ１がその後に立下ってもＦＦ２２
，２３の出力はＬのままである。このようにオアゲート
２５〜２７はＦＦ２２〜２４の１つがＱ出力をＨにする
と、残りのＦＦをリセソト状態に保つ読込み禁止機能が
ある。To simplify the explanation, the outputs Q1-Q of FF21-24
4 are all L, and all R terminals are also L. In this state, when the serial input signal SIN falls, the output Ql of the first FF21 becomes H. This output Q1 is the second
~ It becomes the D input of the fourth FFs 22 to 24, and is taken in at the clocks CLKO to CLK2, respectively. However, in reality, due to restrictions by ORGATE 25-27, serial human-powered SI
The FFL driven by the clock that first falls from the falling edge of N cannot receive the output Q1. For example, as shown in Figure 3, when the clock CLK2 falls for the first time, the output Q of FF24
4 becomes H. At this time, the outputs of the OR gates 25 and 26 cause the R terminals of the FFs 22 and 23 to become H, so that the clocks CLKO, C. Even if LK1 falls after that, FF22
, 23 remain at L. In this way, the OR gates 25 to 27 have a read prohibition function that keeps the remaining FFs in the reset state when one of the FFs 22 to 24 sets the Q output to H.

第３図のようにＱ２＝Ｌ，Ｑ３＝Ｌ，Ｑ４＝Ｈになると
、これらで制御されるナンドゲート４１，４２は閉、４
３は開となる。ナンドゲート４１４２，４３にはクロッ
クＣＬＫＩ，ＣＬＫ２，ＣＬＫＯが入力している。従っ
て、このときはクロックＣＬＫＯを反転したものがシフ
トクロックＣＬＫとなる。このようにする理由は、シリ
アル人力ＳＩＮの立下りから最初に立下るクロック（第
３図ではＣＬＫ２）を基準に、それより１２０゜おそい
クロック（第３図ではＣＬＫＯ）がシリアル人力ＳＩＮ
の中間点に近いからである。As shown in FIG. 3, when Q2=L, Q3=L, and Q4=H, the NAND gates 41 and 42 controlled by these are closed and the
3 is open. Clocks CLKI, CLK2, and CLKO are input to the NAND gates 4142 and 43. Therefore, at this time, the inverted clock CLKO becomes the shift clock CLK. The reason for doing this is that the clock (CLKO in Figure 3) that is 120 degrees later than the clock that falls first after the falling edge of the serial input SIN (CLK2 in Figure 3) is the serial input SIN.
This is because it is close to the midpoint of

ＦＦ２　１のＱ＋出力はその後にシリアル人力ＳＩＮが
変化してもＨのままである。従ってＦＦ２２〜２４の状
態も変らないので、シフトクロックＣＬＫの位相は保持
される。そこでレジスタ３０からＳ／Ｐ変換終了後に初
期化信号（パルス）を出し、その立下りでＦＦ２１をリ
セソトすることで、シリアル人力データＳＩＮが人力さ
れる毎にクロックＣＬＫを変更するようにする。ＦＦ２
　１がリセットされるとＱ１出力がＬとなるので、クロ
ックＣＬＫ２の立下りで先ずＦＦ２４のＱ出力がＬにな
る。この結果ＦＦ２２．２３も動作可能となるので、ク
ロックＣＬＫＯ，ＣＬＫＩのタイξングでＦＦ２２，２
３の出力Ｑ２，Ｑ３もＬになる。この状態でシリアル人
力ＳＩＮを待つと、その立下りでＦＦ２１の出力Ｑ１が
Ｈになる。以下の動作は前述した通りで、最初に立下る
クロノクで駆動されるＦＦのＱ出力だけがＨになる。The Q+ output of FF21 remains at H even if the serial input SIN changes thereafter. Therefore, since the states of FFs 22 to 24 do not change, the phase of shift clock CLK is maintained. Therefore, by outputting an initialization signal (pulse) from the register 30 after the S/P conversion is completed and resetting the FF 21 at the falling edge of the initialization signal, the clock CLK is changed every time the serial data SIN is manually input. FF2
When 1 is reset, the Q1 output becomes L, so the Q output of FF24 first becomes L at the falling edge of clock CLK2. As a result, FF22 and 23 can also operate, so FF22 and 2 can be operated by timing the clocks CLKO and CLKI.
3 outputs Q2 and Q3 also become L. In this state, if the serial input signal SIN is waited for, the output Q1 of the FF 21 becomes H at the falling edge of the signal. The following operation is as described above, and only the Q output of the FF driven by the first falling clock becomes H.

第６図はシリアル入力レジスタの詳細を示すブロソク図
であり、第７図はそのタイムチャートである。FIG. 6 is a block diagram showing details of the serial input register, and FIG. 7 is a time chart thereof.

ＦＦ３０１〜３１０はシフトレジスタを構或しており、
ＦＦ３０１の入力端子にはシリアル入力データＳＩＮが
与えられ、また各ＦＦのクロック端子Ｃにはナンドゲー
ト４１，４２．４３　（第２図）のいずれかから発生す
るクロック信号ＣＬＫが与えられる。そして、ＦＦ３０
１〜３１０はクロック信号ＣＬＫの立上り信号に応答し
てシリアルデータ信号Ｓ｝Ｎを順次後段側へ送っていく
ように構威される。FFs 301 to 310 constitute a shift register,
Serial input data SIN is applied to the input terminal of the FF 301, and a clock signal CLK generated from one of the NAND gates 41, 42, 43 (FIG. 2) is applied to the clock terminal C of each FF. And FF30
1 to 310 are configured to sequentially send serial data signals S}N to the subsequent stage in response to the rising edge of the clock signal CLK.

ＦＦ３　１　０の反転出力端子Ｑ３１０はＦＦ３０１〜
３０９のセット端子Ｓへ接続されている。従って反転出
力端子Ｑ３１０の出力が立上るとＦＦ３０１〜３１０は
セントされる。一方、この反転出力端子Ｑ３１０はＦＦ
２１　　（第２図〉のリセソト端子Ｒに接続されて、初
期化信号を与えている。The inverted output terminal Q310 of FF310 is connected to FF301~
It is connected to the set terminal S of 309. Therefore, when the output of the inverting output terminal Q310 rises, the FFs 301 to 310 are turned on. On the other hand, this inverted output terminal Q310 is an FF
21 (FIG. 2) is connected to the reset terminal R to provide an initialization signal.

ＦＦ３０９の反転出力端子貞３０９はＦＦ３１１の入力
端子に接続される。The inverted output terminal 309 of the FF 309 is connected to the input terminal of the FF 311.

ＦＦ３　１　１はクロックＣＬＫの立下りに応答してＦ
Ｆ３　０　９の反転出力端子Ｑ３０９の信号を取り込み
、その取り込んだ信号をランチ回路３２０のランチタイ
ミング端子ＲＣＨへ与える。FF3 1 1 responds to the falling edge of clock CLK.
The signal from the inverted output terminal Q309 of F309 is taken in, and the taken signal is applied to the launch timing terminal RCH of the launch circuit 320.

ランチ回路３２０はラッチタイ主ング端子ＲＣＨへ立上
りの信号が与えられる度にＦＦ３　０　１〜３０８の出
力端子Ｑ３０１−Ｑ３０８の信号を人力端子１１〜■８
から取り込んで、出力端子ＰＯＵＴに保持するものであ
る。The launch circuit 320 transfers the signals of the output terminals Q301 to Q308 of the FF301 to 308 to the input terminals 11 to 8 every time a rising signal is applied to the latch tie main terminal RCH.
The data is taken in from the output terminal POUT and held at the output terminal POUT.

このような構戒のシリアル入力レジスタ３０の動作を第
７図を参照して説明する。The operation of the serial input register 30 configured as described above will be explained with reference to FIG.

第７図において、時刻ｔＱにおいてはクロックＣＬＫは
停止しており、またシリアル入力データＳＩＮは”Ｈ″
レベルである。また、ＦＦ３０１〜３１０の出力端子の
出力は全て″Ｈ”レベルであり、またそれらの反転出力
端子の出力は”Ｌ″レベルである。更に、ＦＦ３１１の
出力端子は”Ｌ″レベルである。In FIG. 7, the clock CLK is stopped at time tQ, and the serial input data SIN is "H".
level. Furthermore, the outputs from the output terminals of the FFs 301 to 310 are all at the "H" level, and the outputs from their inverted output terminals are at the "L" level. Furthermore, the output terminal of the FF 311 is at the "L" level.

時刻ｔ１においてシリアル入力データＳＩＮがスタート
ビットを示す′Ｌ”レベルになると、時刻ｔ２において
前述の如くクロックＣＬＫが“Ｈ”／“Ｌ”を繰り返し
始め、その立上りに同萌してＦＦ３０１〜３１０へ順次
シリアル入力データＳＴＮが取り込まれていく。When the serial input data SIN reaches the 'L' level indicating the start bit at time t1, the clock CLK starts repeating 'H'/'L' at time t2 as described above, and at the rising edge, the clock CLK goes to the FFs 301 to 310. Serial input data STN is sequentially taken in.

そして、時刻ｔ３にてＦＦ３０１〜３０８にはシリアル
入力データＳＩＮの各ビットが取り込まれたとき、ＦＦ
３０９にスタートビフトが取り込まれる。Then, when each bit of the serial input data SIN is taken into FF301 to 308 at time t3, the FF
309, the start bet is taken in.

ＦＦ３０９の反転出力端子Ｑ３０９の出力は“Ｈ”レベ
ルになり、その後時刻ｔ４でクロックＣＬＫが立下ると
ＦＦ３　１　１の出力端子Ｑ３１１は反転出力端子Ｑ３
０９の出力（“Ｈ”）を取り込んで、ラッチ回路３２０
のランチタイミング端子ＲＣＨへ立上り信号を与える。The output of the inverted output terminal Q309 of FF309 becomes "H" level, and then when the clock CLK falls at time t4, the output terminal Q311 of FF311 becomes the inverted output terminal Q3.
09 output (“H”), the latch circuit 320
A rising signal is given to the launch timing terminal RCH of.

従って、ランチ回路３２０は時刻ｔ４におけるＦＦ３０
１〜３０８の出力を入力端子Ｉ１〜■８から取り込み、
その出力端子ＰＯＵＴに保持する。Therefore, the launch circuit 320 uses the FF 30 at time t4.
Take in the outputs of 1 to 308 from input terminals I1 to ■8,
It is held at its output terminal POUT.

そして、時刻ｔ５においてクロックＣＬＫが立上ると、
ＦＦ３１０がスタートビットを取り込むため、その反転
出力端子Ｑ３１０の出力が”Ｌ”レベルから“Ｈ”レベ
ルになり、ＦＦ３０１〜３０９がセソト状態になる。Then, when the clock CLK rises at time t5,
Since the FF 310 takes in the start bit, the output of its inverted output terminal Q310 changes from the "L" level to the "H" level, and the FFs 301 to 309 enter the seso state.

その後、再びクロックＣＬＫが立上ると、ＦＦ３１０は
セット状態であるＦＦ３　０　９の出力を取り込むため
、ＦＦ３　１　０の反転出力端子Ｑ３１０は″Ｈ″レヘ
ルから“Ｌ″レベルに立下る。それに応答して、ＦＦ２
１はリセントされ、クロックＣＬＫが停止する。Thereafter, when the clock CLK rises again, the FF310 takes in the output of the FF309 which is in the set state, so the inverted output terminal Q310 of the FF310 falls from the "H" level to the "L" level. In response, FF2
1 is re-cented and the clock CLK is stopped.

Ｃ発明の効果〕 以下述べたように本発明によれば、シリアル通信装置に
おいてシリアル入力を安定した部分で読取ることができ
、誤読取りを防止できる。C. Effects of the Invention] As described below, according to the present invention, serial input can be read in a stable portion in a serial communication device, and erroneous reading can be prevented.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理図、 第２図は本発明の一実施例を示す構戒図、第３図は第２
図のタイムチャート、 第４図は同期通信方式の説明図、 第５図は第４図のタイムチャート、 第６図はシリアル入力レジスタの詳細図、第７図はその
タイムチャートである。 図中、ｌＯ〜１ｎはクロック発生部、２０はクロック選
択部、３０はシリアル入力レジスタ、４０はクロック切
替部である。 出　願　人　　富士通テン株式会社Fig. 1 is a diagram of the principle of the present invention, Fig. 2 is a composition diagram showing an embodiment of the present invention, and Fig. 3 is a diagram of the principle of the present invention.
4 is an explanatory diagram of the synchronous communication method, FIG. 5 is a time chart of FIG. 4, FIG. 6 is a detailed diagram of the serial input register, and FIG. 7 is its time chart. In the figure, 10 to 1n are clock generation units, 20 is a clock selection unit, 30 is a serial input register, and 40 is a clock switching unit. Applicant Fujitsu Ten Ltd.

Claims (1)

【特許請求の範囲】 １、シリアル入力データのクロックと同周期で位相の異
なる複数のクロックを発生するクロック発生部（１０〜
１ｎ）と、 該シリアル入力データの変化点を検出して該変化点から
遅れた時点に変化点を持つクロックを該複数のクロック
の中から選択するクロック選択部（２０）と、 該シリアル入力データを取り込むシリアル入力レジスタ
（３０）と、 前記クロック選択部（２０）の出力を受けて該当するク
ロックを該レジスタ（３０）のシフトクロックとして供
給するクロック切替部（４０）とを備えてなることを特
徴とするシリアル通信装置。[Claims] 1. A clock generator (10 to
1n), a clock selection unit (20) that detects a change point in the serial input data and selects a clock having a change point at a time delayed from the change point from among the plurality of clocks; and a clock switching unit (40) that receives the output of the clock selection unit (20) and supplies the corresponding clock as the shift clock of the register (30). Characteristic serial communication device.