JPH03142966A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体表面に形成された容量を備える半導体
装置の製造方法の改良に関し、さらに詳しくいえばキャ
パシタ電極を積層化したキャパシタを備えた半導体装置
の製造方法の改良に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Industrial Application Field The present invention relates to an improvement in a method for manufacturing a semiconductor device having a capacitance formed on a semiconductor surface. The present invention relates to an improvement in a method for manufacturing a semiconductor device.
（口〉従来の技術
一般に、半導体表面にキャパシタ電極を積層化したキャ
パシタを備えた半導体装置の構造及び製造方法は例えば
、“３−ＤＩＭＥＮＳＩＯＮＡＬ ５ＴＡＣＫＥＤＣＡ
ＰＣＡＣＩＴＯＲＣＥＬＬ ＦＯＲ１６Ｍ ＡＮＤ ６
４Ｍ ＤＲＡＭＳ”（ｒ。(Example) Conventional technology In general, the structure and manufacturing method of a semiconductor device equipped with a capacitor in which capacitor electrodes are laminated on the semiconductor surface is, for example, "3-DIMENSIONAL 5TACKEDCA".
PCACITORCELL FOR16M AND 6
4M DRAMS” (r.
ＥＭＡ Ｅτ、ＡＬ、 ＩＥＤＭ Ｐ５９２．１９８８
）に開示されている。EMA Eτ, AL, IEDM P592.1988
) is disclosed.
以下、同文献を引用し、まずこのキャパシタを備えた半
導体装置の構造について第３図を参照して説明する。Hereinafter, citing the same document, the structure of a semiconductor device including this capacitor will be described first with reference to FIG.
まず、Ｐ型半導体基板（１）上に形成されたフィールド
酸化膜（２〉と、この半導体基板（１）表面にゲート絶
縁膜〈３）を介して設けられたゲート電極（４）がある
。First, there is a field oxide film (2) formed on a P-type semiconductor substrate (1), and a gate electrode (4) provided on the surface of this semiconductor substrate (1) via a gate insulating film (3).
このゲート電極（４）端と整合するように形成されたＮ
＋型ドレイン領域（５）及びＮ＋型ソース領域（６）が
あり、このゲート電極を被覆する第一の層間絶縁膜（７
）がある。N is formed to match the edge of this gate electrode (4).
There is a + type drain region (5) and an N+ type source region (6), and a first interlayer insulating film (7) covering this gate electrode.
).
前記Ｎ９型ドレイン領域（５〉上にはビットライン電極
（８）があり、このビットライン電極（８）を被覆する
第二の層間絶縁膜（９）がある。There is a bit line electrode (8) on the N9 type drain region (5), and a second interlayer insulating film (9) covering this bit line electrode (8).
前記Ｎ＋型ソース領域（６）上には、フィン状に積層化
されたポリシリコンより成る記憶ノード電極（１０）が
ある。On the N+ type source region (6), there is a storage node electrode (10) made of polysilicon laminated in a fin shape.
この記憶ノード電極（１０）の表面にキャパシタ絶縁膜
（１１）を介し、空隙を埋め込むように、ポリン】フン
より成るセルプレート電極（１２）を形成していた。A cell plate electrode (12) made of polycarbonate was formed on the surface of this storage node electrode (10) via a capacitor insulating film (11) so as to fill the void.
かくの如き構成を成すことによって、半導体表面上に高
密度で大きな容量を実現するものである。With such a configuration, a high density and large capacity can be realized on the semiconductor surface.
次にこの半導体装置の製造は、第４図Ａ乃至第４図Ｇを
参照し、次のような工程で行なわれていた。Next, manufacturing of this semiconductor device was carried out through the following steps with reference to FIGS. 4A to 4G.
まず、第４図Ａの如くＰ型半導体基板（１〉上にフィー
ルド絶縁膜（２〉とゲート絶縁膜（３）を形成し、周知
のセルファライン法によってポリシリコンから成るゲー
ト電極（４）とＮ９型ドレイン領域（５）及びＮ″″型
ソース領域（６〉とを具備したＮ型ＭＯＳトランジスタ
を形成する。First, as shown in FIG. 4A, a field insulating film (2) and a gate insulating film (3) are formed on a P-type semiconductor substrate (1), and a gate electrode (4) made of polysilicon is formed by the well-known self-line method. An N-type MOS transistor having an N9-type drain region (5) and an N''-type source region (6) is formed.
続いて、第４図Ｂの如く、Ｓｉｎ、膜等の第一の眉間絶
縁膜（７）をＣＶＤ法により堆積した後、前記Ｎ４型ド
レイン領域（５）にホトエツチングによりコンタクトホ
ールを開口する。Subsequently, as shown in FIG. 4B, a first glabellar insulating film (7) such as a Sin film is deposited by the CVD method, and then a contact hole is opened in the N4 type drain region (5) by photoetching.
このコンタクトホールを埋め込むようにポリサイド層を
全面に堆積した後、このポリサイド層の不要１部を取り
除きビットライン配線（８〉を形成する。After a polycide layer is deposited over the entire surface so as to fill this contact hole, an unnecessary portion of this polycide layer is removed to form a bit line wiring (8>).
続いて、ＢＰＳＧ等の第二の眉間絶縁膜（９〉を全面に
堆積した後にこの第二の層間絶縁膜（９）上に窒化シリ
コン膜を形成する。Subsequently, after a second glabellar insulating film (9) such as BPSG is deposited on the entire surface, a silicon nitride film is formed on this second interlayer insulating film (9).
次に第４図Ｃに示す如＜ 、Ｓ”Ｏ＊ ｅポリシリコン
、 Ｓｉｎ、を堆積した後、前記Ｎ３型ソース領域り６
）上にコンタクトホールＨを形成する。Next, as shown in FIG. 4C, after depositing S''O*e polysilicon, Sin,
) A contact hole H is formed on the contact hole H.
続いて、第４ｒｙＪＤに示す如く、全面にポリシリコン
を堆積する。Subsequently, as shown in the fourth ry JD, polysilicon is deposited on the entire surface.
次に第４図Ｅに示す如く、ホトエツチングにより記憶ノ
ード電極（１０）を形成する。Next, as shown in FIG. 4E, a storage node electrode (10) is formed by photoetching.
続いて、第４図Ｆに示す如く、ＨＦ系のエツチング液で
５ｉ０ｓを除去する。Subsequently, as shown in FIG. 4F, 5i0s is removed using an HF-based etching solution.
次に、第４図Ｇに示す如く、前記記憶ノード電極（１０
）表面にキャパシタ絶縁膜（１１）を形成し、その後ポ
リシリコンを全面に堆積する。Next, as shown in FIG. 4G, the storage node electrode (10
) A capacitor insulating film (11) is formed on the surface, and then polysilicon is deposited on the entire surface.
この際、前記記憶ノード電極（１０）の空隙部分を埋め
込むように堆積をする。At this time, it is deposited so as to fill the gap in the storage node electrode (10).
その後ホトエツチングにより、セルプレート電極（１２
〉をパターニングする。After that, the cell plate electrode (12
> patterning.
（ハ）発明が解決しようとする課題
前述の如く、フィン状に積層化された記憶ノード電極（
１０〉は、Ｓｉｎ、とポリシリコンを交互に堆積した後
にＳｉｎ、を除去することにより形成していた。(c) Problems to be Solved by the Invention As mentioned above, storage node electrodes (
10> was formed by alternately depositing Sin and polysilicon and then removing Sin.
この際、第４図Ｆにも示した如く、Ｓｉｎ、を除去した
部分に空隙が生じるため、フィン状の記憶ノード電極（
１０）は外力に対して機械的に弱い構造となり、その後
の洗浄工程や搬送時に加わる振動や外力によって容易に
折れたり変形するという欠点があった。At this time, as shown in FIG. 4F, a void is created in the part where the Sin is removed, so the fin-shaped storage node electrode (
10) has a structure that is mechanically weak against external forces, and has the disadvantage that it easily breaks or deforms due to vibrations or external forces applied during subsequent cleaning steps or transportation.
この場合、記憶ノード電極（１０〉を多層化するほど機
械的強度は低下する為、自由に多層化を行なうことによ
って大容量化することの妨げとなっていた。In this case, the more layers the storage node electrode (10>) has, the lower its mechanical strength becomes, which hinders increasing the capacity by freely layering the electrode (10).
また、セルプレート電極（１２）は、前記記憶ノド電極
〈１０〉の空隙部分を埋め込むようにポリシリコンを堆
積して形成していた。Further, the cell plate electrode (12) was formed by depositing polysilicon so as to fill the gap of the storage node electrode <10>.
このため、前記空隙部分の奥行きが長いとポリシリコン
を末端まで埋め込むことは困難であり、容量値の低下を
招くことがあった。Therefore, if the depth of the void portion is long, it is difficult to fill the polysilicon to the end, which may lead to a decrease in the capacitance value.
さらに、セルプレート電極（１２）の抵抗を下げる為に
リン拡散を行なう場合に、前記空隙部分の末端にまで十
分にリンを拡散するのは困難であり、容量のダイナミッ
ク特性が悪化するという欠点も有していた。Furthermore, when performing phosphorus diffusion to lower the resistance of the cell plate electrode (12), it is difficult to sufficiently diffuse phosphorus to the ends of the gap, which also has the disadvantage of deteriorating the dynamic characteristics of the capacitance. had.
この他、記憶ノードを積層化した容量の製造方法として
は特開昭６１−２２５８６４号公報がある。In addition, Japanese Patent Laid-Open No. 61-225864 discloses a method for manufacturing a capacitor in which storage nodes are stacked.
これによって、開示された製造方法は、材質または組成
の異なる２種類の導電層を絶縁膜を介して交互に堆積し
た後、全側面を露出し、選択エツチングを行なった後に
、同一材質同士の導′Ｆｒｔｉを互いに接続することに
よって積層化した容量を製造するものである。As a result, the disclosed manufacturing method deposits two types of conductive layers of different materials or compositions alternately via an insulating film, exposes all sides, performs selective etching, and then connects conductive layers made of the same material. A stacked capacitor is manufactured by connecting 'Frti's to each other.
しかし、材質の異なる２種類の導電材料が必須であるた
め、製造工程が複雑となる欠点があった。However, since two different conductive materials are required, the manufacturing process is complicated.
（二〉課題を解決するための手段
本発明は、前述の課題に鑑みてなされ、第２図Ａ乃至第
２図Ｇに示す如く、
第二の層間絶縁膜（２９〉上に第一のポリシリコンｆｆ
（３０）を堆積し、リンを拡散して低抵抗化した後、前
記第一のポリシリコン層（３０）をエツチングして予め
定められたセルプレート電極領域にのみ残し、前記第一
のポリシリコン層（３０〉上に第一のキ勺パシタ絶縁膜
（３１）を形成する工程と、続いて、第二のポリシリコ
ン層〈３２〉を堆積し、同様にリンを拡散して低抵抗化
した後、前記第二のポリシリコン層（３２〉をエツチン
グして予め定められた記憶ノード電極領域にのみ残し、
前記第二のポリシリコン層（３２）上に第二のキ勺バン
タ絶縁膜（３３）を形成する工程とを交互に繰り返すこ
とによって積層化した容量を形成する工程と、記憶ノー
ド領域の各ポリシリコン層間を貫通する第一のコンタク
トホールＨ１を形成する工程と、
この第一のコンタクトホールＨ１にポリシリコンを埋め
込むことによって各ポリシリコン層間を電気的に接続し
、フィン状の記憶ノード電極を形成する工程と、
セルプレート領域の各ポリシリコン層間を貫通する第二
のコンタクトホールＨ２を形成する工程と、
この第二のコンタクトホールＨ２にポリシリコンを埋め
込むことによって各ポリシリコン層間を電気的に接続し
、フィン状のセルプレート電極ヲ形成する工程とから成
る製造方法によって前述の課題を解決するものである。(2) Means for Solving the Problems The present invention has been made in view of the above-mentioned problems, and as shown in FIG. 2A to FIG. silicon ff
(30) is deposited and phosphorus is diffused to lower the resistance, the first polysilicon layer (30) is etched and left only in a predetermined cell plate electrode area, and the first polysilicon layer (30) A step of forming a first capacitor insulating film (31) on the layer (30), followed by depositing a second polysilicon layer (32), and similarly diffusing phosphorus to lower the resistance. After that, etching the second polysilicon layer (32) and leaving it only in a predetermined storage node electrode area,
A step of forming a laminated capacitor by alternately repeating a step of forming a second Vanta insulating film (33) on the second polysilicon layer (32), and a step of forming a laminated capacitor on each polysilicon layer in the storage node area. A step of forming a first contact hole H1 penetrating between the silicon layers, and burying polysilicon in the first contact hole H1 to electrically connect each polysilicon layer to form a fin-shaped storage node electrode. A step of forming a second contact hole H2 penetrating between each polysilicon layer in the cell plate region, and electrically connecting each polysilicon layer by filling this second contact hole H2 with polysilicon. The above-mentioned problem is solved by a manufacturing method comprising a step of forming a fin-shaped cell plate electrode.
（ネ）作用
前述の如く、本発明の製造方法においては木質的にポリ
シリコン層とキ勺パシタ絶縁膜を交互に堆積する製造方
法であるので、フィン状の記憶ノード電極間に空隙が生
じることがない。(f) Effect As mentioned above, in the manufacturing method of the present invention, a polysilicon layer and a strong passacitor insulating film are alternately deposited in a wood-like manner, so that a void is generated between the fin-shaped storage node electrodes. There is no.
従って、機械的強度に優れており容易に折れたり変形す
ることがないので歩留り向上に寄与できる。Therefore, it has excellent mechanical strength and does not easily break or deform, contributing to improved yield.
ここで、この記憶ノード電極をより多層化しても機械的
強度は低下しないので、大容量を得ることが容易に行な
える。Here, even if the storage node electrode is made to have more layers, the mechanical strength does not decrease, so a large capacity can be easily obtained.
また、セルプレート電極も１層ずつ堆積しリン拡散を行
なうことができるので、均一な低抵抗化がきわめて容易
であり、容量のダイナミック特性改良にも寄与できる。Further, since the cell plate electrode can also be deposited layer by layer and phosphorus can be diffused, it is extremely easy to uniformly lower the resistance, and it can also contribute to improving the dynamic characteristics of the capacitance.
さらに、記憶ノード電極は記憶ノード領域の各ポリシリ
コン間を貫通するコンタクトホールＨ１をポリシリコン
で埋め込んで電気的に接続することによって形成する。Furthermore, the storage node electrode is formed by filling a contact hole H1 penetrating between each polysilicon in the storage node region with polysilicon and electrically connecting them.
セルプレート電極も同様に形成するので、２種類の異な
る材質の導電層を用いることなく、単一のポリシリコン
層のみで画電極を形成できるという利点も有している。Since the cell plate electrodes are formed in the same way, there is also the advantage that the picture electrode can be formed using only a single polysilicon layer, without using conductive layers made of two different materials.
（へ）実施例 以下、に本発明の実施例を詳述する。(f) Example Examples of the present invention will be described in detail below.
第１図に示す如く、Ｐ型半導体基板（２１〉上に形成さ
れた１個のＭＯＳトランジスタと、フィン状に積層化し
た１個の容量とを備えた半導体メモリセルの製造方法を
、第２図Ａ乃至第２図Ｇを参照して詳細に説明する。As shown in FIG. 1, a method for manufacturing a semiconductor memory cell comprising one MOS transistor formed on a P-type semiconductor substrate (21) and one capacitor laminated in a fin shape is described in a second embodiment. This will be explained in detail with reference to FIGS. A to 2G.
まず、第２図Ａの如くＰ型半導体基板（２１〉上にＬＯ
ＧＯ３酸化膜（２２）とゲート絶縁膜（２３〉を形成し
、周知のセルファライン法によってポリシリコンゲート
電極（２４〉とＮ０型ドレイン領域（２５）及びＮ０型
ソース領域（２６）とを具備したＮ型ＭＯＳトランジス
タを形成する。First, as shown in Figure 2A, LO is placed on a P-type semiconductor substrate (21).
A GO3 oxide film (22) and a gate insulating film (23) were formed, and a polysilicon gate electrode (24), an N0 type drain region (25) and an N0 type source region (26) were provided by the well-known self-line method. An N-type MOS transistor is formed.
続いて、第２図Ｂの如く、ＳｉＯ，膜等の第一の層間絶
縁膜（２７）をＣＶＤ法により堆積した後、前記Ｎ＋型
ドレイン領域（２５）にホトエツチングによりコンタク
トホールを開口する。Subsequently, as shown in FIG. 2B, a first interlayer insulating film (27) such as SiO or the like is deposited by the CVD method, and then a contact hole is opened in the N+ type drain region (25) by photoetching.
このコンタクトホールを埋め込むようにポリサイド層を
全面に堆積した後、このポリサイド層の不要部を取り除
き、ビットライン電極（２８〉を形成する。After a polycide layer is deposited over the entire surface so as to fill this contact hole, an unnecessary portion of this polycide layer is removed to form a bit line electrode (28>).
続いて、ＢＰＳＧ等の第二の層間絶縁膜（２９〉を全面
に堆積する。Subsequently, a second interlayer insulating film (29) such as BPSG is deposited over the entire surface.
次に、第２図Ｃに示す如く、第一のポリシリコン層（３
０〉を全面に約３０００Ａの厚さに堆積する。その後リ
ンを拡散することによって前記第一のポリシリコンｆｉ
（３０）を低抵抗化する。Next, as shown in FIG. 2C, a first polysilicon layer (3
0> is deposited on the entire surface to a thickness of about 3000A. Then, by diffusing phosphorus, the first polysilicon fi
(30) to lower the resistance.
次に、前記第一のポリシリコンＭ（３０）をエツチング
に予め定められたセルプレート領域にのみ前記第一のポ
リシリコン層（３０〉を残す。Next, the first polysilicon layer M (30) is etched to leave the first polysilicon layer (30) only in a predetermined cell plate region.
続いて、前記Ｎ＋型ンース領域上にコンタクトホールＨ
を形成した後に、前記第一のポリシリコン層（３０〉の
表面に第一のキャパシタ絶縁膜（３１）を形成する。Subsequently, a contact hole H is formed on the N+ type source region.
After forming, a first capacitor insulating film (31) is formed on the surface of the first polysilicon layer (30>).
この際、このキャパシタ絶縁膜（３１〉はたとえば窒化
シリコン膜を１２０人の厚さに堆積した後に９００℃Ｄ
ｒｙＯ，雰囲気中で３０分間酸化することによって形成
すると、リークの少ない良好な絶縁膜を得ることができ
る。At this time, this capacitor insulating film (31) is formed by depositing, for example, a silicon nitride film to a thickness of 120 mm and then heating it at 900°C.
When formed by oxidizing for 30 minutes in a ryO atmosphere, a good insulating film with little leakage can be obtained.
続いて、第２図りに示す如く、第二のポリシリコン層（
３２）を全面に堆積する。Next, as shown in the second diagram, a second polysilicon layer (
32) is deposited on the entire surface.
この際、ＬＰＣＶＤ法を用いることによって前記コンタ
クトホールＨをポリシリコンで埋め込む。At this time, the contact hole H is filled with polysilicon by using the LPCVD method.
次に前記第二のポリシリコン層（３２）にリンを拡散し
た後に、前記第二のポリシリコン層（３２〉をエツチン
グして予め定められた記憶）−ド領域にのみ前記第二の
ポリシリコン層（３２）を残す。Next, after diffusing phosphorus into the second polysilicon layer (32), the second polysilicon layer (32) is etched so that only a predetermined memory area is etched into the second polysilicon layer (32). Leaving layer (32).
続いて、前記第二のポリシリコン１（３２）表面に前述
した第一のキャパシタ絶縁膜と同様な条件で第二キャパ
シタ絶縁膜（３３）を形成する。Subsequently, a second capacitor insulating film (33) is formed on the surface of the second polysilicon 1 (32) under the same conditions as the first capacitor insulating film described above.
次に、第三のポリシリコン層（３４）を同様な条件で全
面に堆積し、リンを拡散した後に、前記第三のポリシリ
コン！（３４）をエツチングして前記第一のポリシリコ
ンｆｌ（３０）に実質的に対応する領域に第三のポリシ
リコン層（３４）を残す。Next, a third polysilicon layer (34) is deposited on the entire surface under similar conditions, and after phosphorus is diffused, the third polysilicon layer (34) is deposited on the entire surface under similar conditions. (34) to leave a third polysilicon layer (34) in an area substantially corresponding to said first polysilicon fl (30).
続いて、前記第三のポリシリコン層（３４〉表面に、第
三のキャパシタ絶縁膜（３５）を同様な条件で形成する
０次に、第四のポリシリコン層〈３６〉を同様な条件で
全面に堆積し、リンを拡散した後に、前記第四のポリシ
リコン層（３６）をエツチングして、前記第二のポリシ
リコン層（３２）に実質的に対応する領域に前記第四の
ポリシリコン層（３６）を残す０次に前記第四のポリシ
リコン層（３６〉表面には、第四のキャパシタ絶縁膜（
３７〉を同様な条件で形成する。Next, a third capacitor insulating film (35) is formed on the surface of the third polysilicon layer (34) under similar conditions.Next, a fourth polysilicon layer (36) is formed under similar conditions. After being deposited over the entire surface and diffusing phosphorus, said fourth polysilicon layer (36) is etched to form said fourth polysilicon layer (36) in an area substantially corresponding to said second polysilicon layer (32). On the surface of the fourth polysilicon layer (36) leaving the layer (36), a fourth capacitor insulating film (
37> is formed under similar conditions.
本発明の第一の特徴とする点は、かくの如く同一材料の
導電層をキャパシタ絶縁膜を介して、セルプレート領域
と記憶ノード領域とに交互に堆積エツチングを繰り返す
ことにより、フィン状に積層化されたキャパシタ電極を
形成していく製造方法にある。この実施例におけるフィ
ン状のキャパシタ電極は２層フィン構造であるが、さら
に３層、４層と多層化しうろことは言うまでもない。The first feature of the present invention is that conductive layers made of the same material are stacked in a fin shape by alternately depositing and etching them in the cell plate region and the storage node region via the capacitor insulating film. The present invention relates to a manufacturing method of forming a capacitor electrode with The fin-shaped capacitor electrode in this embodiment has a two-layer fin structure, but it goes without saying that it can be further multilayered to three or four layers.
以上の如き製造方法によって、フィン状のキャパシタ電
極を途中工程で損傷することなく多層化できることによ
り高密度で大容量のキャパシタを高歩留りで製造するこ
とができる。By the manufacturing method as described above, the fin-shaped capacitor electrodes can be multilayered without being damaged during the process, so that high-density, large-capacity capacitors can be manufactured with high yield.
また、セルプレート電極も１層ずつ堆積するので、リン
拡散によって均一な低抵抗化を容易に行なうことができ
、容量のダイナミック特性の改良にも寄与できる。Further, since the cell plate electrode is also deposited one layer at a time, it is easy to uniformly lower the resistance by phosphorus diffusion, which also contributes to improving the dynamic characteristics of the capacitance.
次に第２図Ｅの如く、前記Ｎ０型ソース領域（２６）上
の第二のポリシリコン層（３２）と第四のポリジノコン
層（３６）を貫通し、前記Ｎ＋型ソース領域（２６〉の
一部を露出する第一のコンタクトホールＨ１を形成する
。Next, as shown in FIG. 2E, the second polysilicon layer (32) and the fourth polysilicon layer (36) on the N0 type source region (26) are penetrated to form the N+ type source region (26>). A first contact hole H1 partially exposed is formed.
続いて、全面にポリシリコン層を堆積した後このポリシ
リコンをエッチバックすることにより前記第一のコンタ
クトホールＨ１を埋め込ミ、＋７７を拡散する。その後
、前記第一・のコンタクトホールＨ１に埋め込んだポリ
シリコンの表面に絶縁膜を形成する。Subsequently, after depositing a polysilicon layer over the entire surface, this polysilicon is etched back to fill the first contact hole H1 and diffuse +77. Thereafter, an insulating film is formed on the surface of the polysilicon buried in the first contact hole H1.
これによって、第二のポリシリコン層（３２〉と第四の
ポリシリコン層（３６）、及びＮ１型ソース領域（２６
）とを電気的に接続し、記憶ノード電極が完成する。This forms the second polysilicon layer (32), the fourth polysilicon layer (36), and the N1 type source region (26).
) to complete the storage node electrode.
次に第２図Ｆの如く、セルプレート領域の第一のポリシ
リコン５（３０）と第三のポリシリコン層（３４）の接
する領域において、第三のポリシリコン層（３４）の一
部を露出する第二のコンタクトホールＨ２を形成する。Next, as shown in FIG. 2F, a part of the third polysilicon layer (34) is removed in the area where the first polysilicon layer 5 (30) and the third polysilicon layer (34) are in contact with each other in the cell plate area. An exposed second contact hole H2 is formed.
続いて第２図Ｇの如く、全面に第五のポリシリコンＪＷ
（３ｇ）を堆積した後、リンを拡散する。Next, as shown in Figure 2G, the fifth polysilicon JW is applied to the entire surface.
After depositing (3 g), phosphorus is diffused.
この場合、前記第二のコンタクトホールＨ２を前記第一
のコンタクトホールの場合と同様な方法でポリシリコン
で埋め込むことにより、第一のボッシリコン層（３０〉
と第三のポリシリコン層〈３６）とを電気的に接続する
。In this case, by filling the second contact hole H2 with polysilicon in the same manner as in the case of the first contact hole, the second contact hole H2 is filled with polysilicon.
and the third polysilicon layer (36) are electrically connected.
次に第五のポリシリコン層（３８）をエツチングしてセ
ルプレート電極配線をパターニングする。Next, the fifth polysilicon layer (38) is etched to pattern cell plate electrode wiring.
本発明の第二の特徴とする点は、前述の如く同一材料の
導を層を絶縁膜を介して交互に積み重ねて堆積層を形成
した後に、導電層が接する領域においてコンタクトホー
ルを形成し、このコンタクトホールを導電材料で埋め込
む製造方法にある。The second feature of the present invention is that after forming a deposited layer by alternately stacking conductive layers of the same material with an insulating film interposed therebetween as described above, a contact hole is formed in the region where the conductive layers contact, The manufacturing method involves filling this contact hole with a conductive material.
かくの如き製造方法によって、２種類の異なる導電材料
を用いることなく、各導電層間の電気的接続を行ない一
対のキャパシタ電極を形成することが可能であるので、
製造工程を簡素化することができる。With such a manufacturing method, it is possible to form a pair of capacitor electrodes by electrically connecting each conductive layer without using two different conductive materials.
The manufacturing process can be simplified.
〈ト〉発明の効果
以上の説明からも明らかな如く、本発明の製造方法に従
うと、フィン状のキャパシタ電極を製造途中工程で損傷
することがないから、大容量のキャパシタを高い歩留り
で製造する方法として好適である。<G> Effects of the Invention As is clear from the above explanation, according to the manufacturing method of the present invention, the fin-shaped capacitor electrodes are not damaged during the manufacturing process, so large-capacity capacitors can be manufactured with a high yield. This is suitable as a method.
また、キャパシタの両電極に均一にリンを拡散できるの
でキャパシタのダイナミック特性を大幅に改善する効果
もある。Furthermore, since phosphorus can be uniformly diffused into both electrodes of the capacitor, it has the effect of greatly improving the dynamic characteristics of the capacitor.
さらに、本発明の製造方法によれば、フィン状に積層化
されたキャパシタの両電極を同一材料で形成した場合に
も電気的接続が可能であるから、製造工程を簡易化でき
る。Furthermore, according to the manufacturing method of the present invention, electrical connection is possible even when both electrodes of a fin-shaped laminated capacitor are formed of the same material, so the manufacturing process can be simplified.
第１図は、本発明の半導体集積回路の断面図、第２図Ａ
乃至第２図Ｇは本発明の半導体集積回路の製造方法を説
明する断面図、第３図は従来の半導体集積回路の断面図
、第４図Ａ乃至第４図Ｇは従来の半導体集積回路の製造
方法を説明する断面図である。FIG. 1 is a cross-sectional view of the semiconductor integrated circuit of the present invention, and FIG.
2 to 2G are cross-sectional views explaining the method of manufacturing a semiconductor integrated circuit of the present invention, FIG. 3 is a sectional view of a conventional semiconductor integrated circuit, and FIGS. 4A to 4G are cross-sectional views of a conventional semiconductor integrated circuit. It is a sectional view explaining a manufacturing method.
Claims (2)
電層と同一材料の第二の導電層とを絶縁膜を介して交互
に積み重ねてなる堆積層を形成する工程と、 前記第一の導電層と第二の導電層の接する領域において
第一の導電層の一部を露出するコンタクトホールを形成
する工程と、 前記コンタクトホールを導電性材料で埋め込む工程とを
含むことを特徴とする半導体装置の製造方法。(1) forming a deposited layer on the entire surface of a semiconductor substrate in which a first conductive layer and a second conductive layer made of the same material as the first conductive layer are alternately stacked with an insulating film interposed therebetween; The method includes the steps of forming a contact hole that exposes a part of the first conductive layer in a region where the first conductive layer and the second conductive layer are in contact with each other, and filling the contact hole with a conductive material. A method for manufacturing a semiconductor device.
の製造方法であって、 前記半導体表面に絶縁膜を形成する工程と、前記絶縁膜
上に第一の導電層を形成する工程と、 前記第一の導電層をエッチングし、予め定められた領域
にのみ前記第一の導電層を残す工程と、前記第一の導電
層表面に第一の薄い絶縁膜を形成する工程と、 前記第一の導電層及び前記絶縁膜を被覆する第二の導電
層を形成する工程と、 前記第一の導電層表面の一部を露出する工程と、 前記第二の導電層表面に第二の薄い絶縁膜を形成する工
程と、 前記第一の導電層に実質的に対応する領域に第三の導電
層領域を形成する工程と、 前記第三の導電層領域表面に第三の薄い絶縁膜を形成す
る工程と、 前記第二の導電層に実質的に対応する領域に第四の導電
層領域を形成する工程と、 前記第四の導電層領域表面に第四の薄い絶縁膜を形成す
る工程と、 前記第一の導電層と前記第三の導電層の接する領域にお
いて、前記第一の導電層の一部を露出する第一のコンタ
クトホールを形成する工程と、前記第二の導電層と前記
第四の導電層が接する領域において前記第二の導電層の
一部を露出する第二のコンタクトホールを形成する工程
と、前記第一のコンタクトホールと第二のコンタクトホ
ールに導電材料を埋め込む工程とを含むことを特徴とす
る半導体装置の製造方法。(2) A method for manufacturing a semiconductor device including a capacitor formed on a semiconductor surface, comprising: forming an insulating film on the semiconductor surface; forming a first conductive layer on the insulating film; etching the first conductive layer to leave the first conductive layer only in predetermined areas; forming a first thin insulating film on the surface of the first conductive layer; forming a second conductive layer covering the conductive layer and the insulating film; exposing a part of the surface of the first conductive layer; and forming a second thin insulating layer on the surface of the second conductive layer. forming a third conductive layer region in a region substantially corresponding to the first conductive layer; and forming a third thin insulating film on the surface of the third conductive layer region. forming a fourth conductive layer region in a region substantially corresponding to the second conductive layer; and forming a fourth thin insulating film on the surface of the fourth conductive layer region. , forming a first contact hole that exposes a part of the first conductive layer in a region where the first conductive layer and the third conductive layer are in contact with each other; forming a second contact hole that exposes a portion of the second conductive layer in a region where the fourth conductive layer contacts; and filling the first contact hole and the second contact hole with a conductive material. A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283315A JPH03142966A (en) | 1989-10-30 | 1989-10-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP1283315A JPH03142966A (en) | 1989-10-30 | 1989-10-30 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142966A true JPH03142966A (en) | 1991-06-18 |
Family
ID=17663872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283315A Pending JPH03142966A (en) | 1989-10-30 | 1989-10-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142966A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05218333A (en) * | 1991-08-31 | 1993-08-27 | Samsung Electron Co Ltd | Semiconductor memory device and its manufacture |
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-
1989
- 1989-10-30 JP JP1283315A patent/JPH03142966A/en active Pending
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