JPH03139753A - コンピユータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、　産業上の利用分野 本発明は一般にコンピュータ・システム内の２つの異な
るプロトコルの間のインタフェースに関する。本発明は
特に種々のＩ１０プロトコル及びもう１つのコンピュー
タ・プロトコルの間の汎用インタフェースに関する。

Ｂ、　従来技術及びその課題 ］ンピュータ・プロトコルは２つのコンピュータ間の通
信方法を規定する組織的且つ統語的な規＝４ 則のセットである。例えば、ＩＢＭコーポレーションの
システム・ネットワーク体系（ＳＮＡ）では、プロトコ
ルはネットワークを管理し、データを転送し、且つネッ
トワーク構成要素の状況を同期させるために用いる要求
及び応答の意味並びにそれらを順序づけるための規則を
規定する。

多くのタイプのコンピュータ・システムでは、メインコ
ンピュータは種々の周辺装置と通信する。

例えば、ＩＢＭコーポレーションの９３７０コンピユー
タ・システム（”９３７０’はＩＢＭコーポレーション
の商標）では、コンピュータは種々のＩ１０装置、例え
ばプリンタ、ＤＡＳＤ記憶装置、パーソナルコンピュー
タ、等と通信する。この通信は時にはトークン・リンク
・アダプタ及びトークン・リング・ネットワークないし
はイーサネット（バス型ＣＳＭＡ／ＣＤ方式ＬＡＮの商
品名）アダプタ及びイーサネット・ネットワークを介し
て行われる。前述の例では、以前はメインコンピュータ
と前記アダプタの各々の間に別々の制御装置が設置され
た。他のコンピュータ・システムでは、メインコンピュ
ータ・チャネルと周辺装置の各アダプタの間にも別個の
制御装置が設置された。別々の制御装置の必要性は設計
を複雑にし、新しい周辺装置を付加することは新たに制
御装置の開発及び設置を必要とした。

前述の９３７０システムでは、システム３７０のプロト
コルはトークン・リング又はイーサネット・アダプタが
必要とするよりも複雑になった。即ち、それらは必要と
する以上のオプション及び機能と、より多くの実行すべ
きステップ及びフィールドを提供した。更に、このシス
テムでは、チャネル及び制御装置はケーブルによりシス
テム３７０コンピユータから分離され、この分離は保護
手段を必要としシステムをより複雑なものにした。

Ｃ０発明の概要および解決課題 本発明は複数の異なるＩ１０アダプタ又は装置とインタ
フェースするための汎用チャネル及び制御装置を持つコ
ンピュータ・システムに存在する。

該システムはメインプロセッサ及び関連したメモリ、並
びに該プロセッサ及びメモリをアクセスするために該プ
ロセッサ及びメモリに結合されたチャネルを含む。該チ
ャネルは第１位のＩ１０プロトコルを持っている。バス
はプロセッサ／メモリとチャネルの間に接続され、制御
装置はチャネル及びバスに接続され、チャネルを複数の
異なるＩ１０アダプタ又は装置とインタフェースする。

Ｉ１０アダプタ又は装置の各々は、他のＩ１０アダプタ
又は装置とも異なり且つ該第１位のＩ１０プロトコルと
も異なるプロトコルを持っている。制御装置はできれば
メインプロセッサに統合されることが望ましい。

本発明の目的は種々の異なるＩ１０装置又はそのための
アダプタに汎用的に使用できるコンピュータ通信インタ
フェースの制御装置を提供することである。

本発明のもう１つの目的はメインコンピュータ・チャネ
ルが必要とするインタフェースよりも複雑さの少ないイ
ンタフェースをＩ１０装置又はアダプタに提供する前述
のタイプの制御装置を提供することである。

更に本発明の目的はシステム３７０のメインコンピュー
タおよびトークン・リンク・アダプタ、イーサネット・
アダプタ又は他の■／○装置の間で使用できる前述のタ
イプの制御装置を提供することである。

本発明の更にもう１つの目的は制御装置とメインコンピ
ュータの間のインタフェースを簡略化することである。

Ｄ、実施例 本発明の詳細を図面を参照して説明する。参照番号が同
じなら図面が異なっても同じエレメントを表わす。第２
図は従来の技術によるコンピュータ・システム１０の概
略を示す。システム１０はメインコンピューター２．２
つの異なるチャネル及び制御装置１４及び１６を含む。

チャネル及び制御装置１４及び１６はそれぞれＩ１０ア
ダプタ１８及び２０、Ｉ１０装置２２及び２４を含む。

メインコンピューター２はＩＢＭ　９３７０モデル３０
プロセツサのようなプロセッサ２１、メモリ２３及びバ
ス変換器２５を含む９３７０アーキテクチャを有す− る。ＩＢＭ　Ｓ／３７０アーキテクチャは”ＩＢＭ　Ｓ
ｙｓｔｅｍ／３７０　Ｐｒ１ｎｃｉｐｌｅｓ　ｏｆ　０
ｐｅｒａｔｉｏｎ”第１１版、　ＩＢＭコーポレーショ
ン注文番号ＧＡ２２−７０００．１９８７年９月。

Ａｒｍｏｎｋ、　ＮＹ、　ＩＢＭコーポレーション発行
に詳細に記述されている。チャネル及び制御装置１４及
び１６はそれぞれのＩ１０プロセッサで実行されるマイ
クロコードを含む。バス２６はメインコンピュタ１２を
チャネル及び制御装置１４及び１６に接続する。チャネ
ル及び制御装置１４及び１６の各々はそれぞれのＩ１０
アダプタ１８及び２０用に特別にコード化され、Ｉ１０
アダプタ１８及び２０のそれぞれとメインコンピュータ
１２の間のインタフェースを提供する。システム１０で
は、装置２２はトークン・リング・ネットワークであり
、装置２４はイーサネット・ネットワークである。

第２図はコンピュータ・システム３０の概略を示す。シ
ステム３０はメインコンピュータ１２、Ｉ１０アダプタ
４６及び４８、Ｉ１０装置２２及び２４、バス３１及び
共有のチャネル及び制御装置３２を含む。共有のチャネ
ル及び制御装置３２はＩ１０プロセッサ３９、共有チャ
ネル４２及び共有制御装置４４を含み、本発明を実現す
る。チャネル４２及び制御装置４４はどちらもＩ１０プ
ロセッサ３９で実行されるサブシステム・マイクロコー
ドにより提供される。図示の実施例では、プロセッサ２
１はＳ／３７０チヤネル・プログラムを開始し、制御装
置４４はＩ１０プロセッサ３９で走行する連続実行転送
インタフェース（ＣＥＴＩ）プログラムを実現する。

最初、制御装置４４は該制御装置の初期化中にチャネル
４２との通信をオープンする。次に、チャネル・プログ
ラムがＰＷＲＩＴＥチャネル制御ワード（ＣＣＷ）を開
始する（後でステップ９２又は１３１で詳細に説明する
）と、制御装置４４はアダプタ４６又は４８との通信を
オープンする。

制御装置４４とＩ１０アダプタ４６及び４８はＩ１０サ
ブシステム・カーネルにより提供されるメツセージ通過
サービスを使って互いに通信する。

該サービスはＫｅｒｎ　５ｅｎｄ、　Ｋｅｒｎ　ｒｅｑ
ｕｅｓｔ、　Ｋｅｒｎ　ｒｅｃｅｉｖｅ及びＫｅｒｎ　
ｒｅｐｌｙルーチンを含む。これらのメツセージの各々
は第３図に示すコマンド・ブロックの形式５０から成り
、下記のように定義される。

コマンド：コマンド・フィールドは通信に関連して制御
装置４４又はＩ１０アダプタにより実行される機能を決
定する。

センス／戻すコード：このコードは誤り条件を指示する
ために使用される。Ｉ１０アダプタにより提供されたこ
のデータを用いて、ＣＥＴＩプログラムはシステム３７
０センス・データ・フィールドをセットする。図示の実
施例では、このコードは２つのフィールド：状況フィー
ルド及びセット・フィールドを含む。

バッファ・アドレス：バッファ・アドレスはＩ１０アダ
プタ４６又は４８によりセットされる。

図示の実施例では、バッファ・アドレスは間接バッファ
・アドレス（ＩＢＡ）フラグを含む。もしＩＢＡフラグ
が０なら、これは該アダプタ内の単一のデータ・バッフ
ァが最新のメツセージを含むことを１１ 表わす。他方、もしＩＢＡフラグが１であれば、これは
該アダプタ内の、最新のメツセージを含むデータ・バッ
ファのリストを表わす。制御装置４２はメインコンピュ
ータ１２内のメモリ２３とアダプタ・バッファの間でＣ
Ｆ、ＴＩメツセージを実際に転送する。

バッファ・サイズ：バッファ・サイズは前述のバッファ
・アダプタのサイズを表わす。図示の実施例では、制御
装置４２はアダプタ・バッファに前記バッファ・サイズ
よりも多くのバイトは転送しない。もしＩＢＡフラグが
１なら、バッファ・サイズは前述のバッファ・アドレス
・リストにあるカウントの合計を表わす。

フラグ：図示の実施例では、前述のＩＢＡフラグがあり
、該フラグは通信に関連しているアダプタ４６又は４８
によりセット又はリセットされる。

ＩＢＡフラグが０のときは、前述のバッファ・アドレス
及びバッファ・サイズはアダプタ・バッファ・アドレス
を直に指定する。逆に、ＩＢＡフラグが１に等しいとき
は、バッファ・アドレスはバッフ＝１２＝ ア・リストのアドレスを指定し、バッファ・サイズはバ
ッファ・リストにあるカウントの合計を指定する。バッ
ファ・リストは連続的であり且つ下記の形式で記憶され
る：／データ・アドレス、カウント／データ・アドレス
、カウント／、　、　、　。

データ・アドレスは４バイトのポインタであり、カウン
トはデータ長をバイトで指定する１６ビツト・カウント
である。

下記の表１では、左側の列のリストは制御装置４４がア
ダプタ４６又は４８に転送できるアウトバウンド・イン
タフェース・コマンドであり、右側の列のリストはコマ
ンドに対応してアダプタが制御装置に伝送するインタフ
ェースの応答である。

表２のリストはインタフェース・コマンド及び反対方向
の応答である。

表　　１ 表　　２ ”レベル１”は制御装置４４を指し、”レベル２”はア
ダプタ４６又は４８を指す。

１５ 下記はアウトバウンド・コマンド及びインバウンド・コ
マンドの各々の定義である： ０ＰＥＮ：　０ｐｅｎコマンドはレベル１のプロセスと
レベル２のプロセスの間の論理的なリングを定義するた
めに使用される。レベル１及びレベル２の間のこのリン
クはＣ１ｏｓｅ／Ｃ１ｏｓｅ　Ａｃｋコマンドのシーケ
ンスが終了するまでは活動状態のままである。

ＰＷＲＩＴＩ！：　ＣＣＷ　（後で第６図及び第８図に
関連して詳細に説明する）データ・ポートが開始される
とレベル１はレベル２に０ｐｅｎコマンドを送る。

０ＰＥＮ　ＡＣＫ：　レベル２は０ｐｅｎ　Ａｃｋによ
りレベル１の０ｐｅｎコマンドに応答せねばならない。

もし０ｐｅｎが受諾されてレベル１／レベル２の論理的
なリンクを確立するならば、レベル２は該コマンドのセ
ンス・パラメータをＯにセットする。非０センス値はレ
ベル１にチャネル・プログラムを終了させる。もしレベ
ル２が０ｐｅｎを受諾すれば、レベル２は使用可能なア
ウトバウンド・バッファのアドレス番こバッファ・アド
レスをセットし且つバッファ・サイズを最大アウトバウ
ンド・バッファ・サイ６ ズにセットする。

ＣＬＯ３Ｅ：プロセッサ２１からのＨａｌｔ　ｌ１０（
Ｉ１０停止）命令又はアダプタ誤り条件の検出のような
データ・ポート終了条件をレベル１が検出する毎にレベ
ル１はレベル２にＣ１ｏｓｅコマンドを出す。

ＣＬＯ３Ｅ　ＡＣＫニレベル１からＣ１ｏｓｅコマンド
を受取ったのちレベル２はレベル１にＣ１ｏｓｅ　Ａｃ
ｋコマンドを出さねばならない。Ｃ１ｏｓｅ　Ａｃｋは
レベル１／レベル２のリンクを終了させる。終了状況を
チャネルに付与する前にＣ１ｏｓｅ　Ａｃｋがレベル２
から受取られるまで、レベル１は待つ。Ｃ１ｏｓｅ　Ａ
ｃｋがレベル２から受領されるまでは、レベル１はそれ
以上コマンドをレベル２に送付しない。

ＭＳＧＯＵＴ　ニアウドバウンド・メツセージがアウト
バウンド・バッファに転送されて前のコマンドのレベル
２からの肯定応答の保留がなくなる毎に、レベル１はＭ
ｓｇＯｕｔコマンドを出す。レベル２のプロセスからＭ
ＳｇＯｕｔ　Ａｃｃｅｐｔｅｄコマンドが受領されるま
で、レベル１はそれ以上コマンドをレベル２に送付しな
い。バッファ・アドレス及びバツファ・サイズのパラメ
ータは、メツセージを含むアウトバウンド・バッファを
示す。これらのパラメータは、最後の０ｐｅｎ　Ａｃｋ
、　ＭｓｇＯｕｔ　ＡｃｃｅｐｔｅｄないしはＭｓｇｂ
ｕｆ　Ａｖａｉｌａｂｌｅコマンドでレベル２から受領
したコマンド・ブロックでセットされたものである。

ＭＳＧＯＵＴ　ＡＣＣＥＰＴＥＤ：ＭｓｇＯｕｔコマン
ドを受領したのちレベル２はレベル１にＭｓｇＯｕｔ　
Ａｃｃｅｐｔｅｄコマンドを出さねばならない。もしコ
マンド・ブロックのセンス・パラメータで誤りが表示さ
れなければＭｓｇＯｕｔ　Ａｃｃｅｐｔｅｄ制御ブロッ
クは次の使用可能なレベル２のアウトバウンド・バッフ
ァを指すポインタを含む。

ＭＳＧＩＮ　１ニレベル２は転送すべきメツセージが１
つしかないときＭｓｇＩｎ　１コマンドを出す。レベル
１がＣＥＴＩメツセージをＳ／３７０メモリに転送した
のち、レベル１はＭｓｇＩｎ−Ａｃｃｅｐｔｅｄコマン
ドをレベル２に送付する。

ＭＳＧＩＮ　Ｑニレベル２は転送すべきメツセージが２
つ以上あるときはＭｓｇＩｎ　Ｑコマンドを出す。レベ
ル１は１つのメツセージを３／３７０メモリに転送し且
ツＭｓｇＩｎ　Ａｃｃｅｐｔｅｄコマンドを出す。レベ
ル２がＭｓｇＩｎ　Ｑコマンドを使用するとき、レベル
ｌはインバウンド・データ・ポート・チャネル・プログ
ラムにある５ＹＮＣＣＣＷ　（第６図及び第８図に関連
して説明する）をスキップできる。レベル１により処理
することになっているすべてのメツセージについてレベ
ル２はＭｓｇＩｎｊコマンド又はＭｓｇＩｎ　Ｑコマン
ドを出さねばならない。

ＭＳＧＩＮ　ＡＣＣＥＰＴＥＤニレベルｌがレベル２の
バッファからＳ／３７０メモリにＣＥＴＩメツセージを
転送した後、このコマンドはレベル２に送付される。

ＲＥＳＥＴ：　Ｓ／３７０がデータ・ポート（例えばＣ
ＬＲＩＯｌＣＬＲＣＨ，等８０．）にリセットされた後
、レベル１はＲｅ５ｅｔコマンドを出す。レベル２にも
う１つのコマンドを送付する前にレベル１はレベル２か
らのＲｅ５ｅｔ　Ｃｏｍｐｌｅｔｅ応答を待つ。もしレ
ベル１とレベル２の間にオープン・リンクがあれば、レ
ベル１はＲｅ５ｅｔコマンド送付前に先ずレベル２に対
してクローズ動作を実行する。

９ ＲＥＳＥＴ　ＣＯＭＰＬＥＴＥ：　レベル２のリセット
機能が終了したのち、レベル２がこのコマンドを出す。

リセット機能の終了でレベル１及びレベル２はオンライ
ン状態に入る。

０ＦＦＬＩＮＥ：　０ｆｆｌｉｎｅコマンドはレベル２
に送付され、サービス・プロセッサは診断のためにハー
ドウェア・アダプタの制御を必要とする。割込みハンド
ラをアンフック（ｕｎｈｏｏｋ）することにより、レベ
ル２は該アダプタの制御の引渡しを要求される。

０ＦＦＬＩＮＥ　ＡＣＫ：　０ｆｆｌｉｎｅ状態になっ
たことを表わすために０ｆｆｌｉｎｅコマンドに応答し
てレベル２は０ｆｆｌｉｎｅ　Ａｃｋコマンドをレベル
１に送付せねばならない。

０ＮＬＩＮＥ：　レベルｌは０ｎｌｉｎｅコマンドをレ
ベル２に送付し、サービス・プロセッサがアダプタの制
御をエミュレータに戻したことを表わす。レベル２はそ
の割込みハンドラを再設置し且つＣＥＴＩメツセージの
開始に必要な動作を実行する。レベル２はリセット状態
に戻らねばならない。

＝２０ ＯＮＬＩＮＥ　ＡＣＫ：　レベル２が０ｎｌｉｎｅコマ
ンドの処理を終了したとき、レベル２は０ｎｌｉｎｅ　
Ａｃｋコマンドをレベル１に送付し、リセット状態に戻
る。

ＭＳＧＢＵＦ　ＡＶＡＩＬＡＢＬＥ：もし使用可能なレ
ベル２のバッファがないことをレベル２が予めレベル１
に示していれば、空のレベル２バツフアを識別するため
にレベル２はＭｓｇｂｕｆ　Ａｖａｉｌａｂｌｅ：ｌマ
ントをレベル２に出す。バッファ・アドレス及びバッフ
ァ・サイズ・パラメータは空のバッファを識別する。

もし前の０ｐｅｎ　Ａｃｋ又はＭｓｇＯｕｊＡｃｃｅｐ
ｔｅｄコマンドがＮＵＬＬ（空文字）にセットされたバ
ッファ・アドレス・フィールドとともに送られたならば
、レベル２によってのみＭｓｇｂｕｆ　Ａｖａｉｌａｂ
ｌｅ：ｌマントが送付される。

ＥＲＲＯＲニレベル２はＥｒｒｏｒコマンドを送り非同
期のレベル２誤り（例えば、アダプタ・ハードウェア誤
り、ＬＡＮ故障、等６０．）を示す。Ｅｒｒｏｒ制御ブ
ロックは、Ｓ／３７０アプリケーシヨンに報告されるセ
ンス情報を含む。レベル１はこのコマンドをレベル２に
肯定応答しない。Ｅｒｒｏｒコマンド送付後、レベル２
はレベル１コマンドの処理を続行せねばならない。

ＴＥＲＭＩＮＡＴＥ：制御ポートがグループでそのチャ
ネル・プログラムを終了すると、レベル１はＣＥＴＩグ
ループの全てのレベル２のプロセスにＴｅｒｍｉｎａｔ
ｅコマンドを送付する。レベル２からはこのコマンドの
応答はない。このコマンドを出す前に、レベル１はレベ
ル１とレベル２の間のオープン・リンクをどれもクロー
ズする。

第４図は制御ポート・チャネル・プログラム５８のステ
ップを示す流れ図である。このチャネル・プログラムは
メモリ２３に記憶され、プロセッサにより開始され、バ
ス３１及びチャネル４２を介して制御装置４４に伝達さ
れる。判定ブロック６４でチャネル・プログラムが終了
するまで、チャネル・プログラム５８は互い違いにＣＷ
ＲＩＴＥ及びＣＲＥＡＤステップ６０及び６２をそれぞ
れ含む。チャネル・プログラムのフレームワーク内の、
このＲＥＡＤ　（読取る）及びＷＲＩＴＥ（書込む）動
作の例（第４図〜第５図）は本発明に従って汎用のチャ
ネル及び制御装置３２並びに表１及び表２の汎用のプロ
トコル・インタフェースの使用例を示す。しかしながら
、本発明はチャネル・プログラムを利用しない他のタイ
プのコンピュータ・アーキテクチャにもあてはまる。チ
ャネル・プログラム５８はチャネル４２へのＩ１０開始
コマンドの伝送で開始する。Ｉ１０開始コマンドにより
チャネル４２はチャネル・プログラム５８に応答する。

チャネル４２はＣＷＲＩＴＥチャネル制御ワード６０を
メモリ２３から取出す。ＣＷＲＩＴＥ６０　（又はＣＲ
ＥＡＤ　６２　）に応答して、チャネルはチャネル制御
ワードからデータが連鎖か又は単独かを識別し、該コマ
ンドが連鎖か単独かを識別しミ該チャネル制御ワードが
有効であることを確認し、且つ他の機能も実行する。も
し該コマンドが単独のＣＷＲＩＴＥコマンドであれば、
該チャネルは、プロセッサ２１から見たときのチャネル
制御ワード及び対応するポートにより、どの装置がアド
レス指定されているかを知る。

そして、チャネル４２は装置アドレスに対応する制御装
置にＣＷＲＩＴＥコマンドを渡す。図示の実施例３ では、該制御装置は■／○装置２２及び２４にサービス
するただ１つの制御装置４４である。

次に、制御装置４４は第５図に示す、ＣＷＲＩＴＥコマ
ンドに対応するマイグロコード６５のステップを実行す
る。最初に、制御装置４４は制御ブロックをチャネル４
２から取得しくステップ６６）、続いて、該制御ブロッ
クを処理する（ステップ６８）。ステップ６６及び６８
の実行中、制御装置４４はチャネル４２かも制御ブロッ
クを要求し、チャネル４２はメモリ２３から制御ブロッ
クを取出す。制御ブロックは、インバウンド又はアウト
バウンドに転送するＣＥＴＩメツセージがあるとき、制
御装置４４に知らせる。もしアウトバウンドに転送する
メツセージがあれば（ステップ７０）、制御装置４４は
第８図〜第９図のように実行するようにアウトバウンド
・ポートに合図する（ステップ７２）。もしインバウン
ドに転送するメツセージがあれば（ステップ７４）、制
御装置４４は第６図〜第７図のように実行するようにイ
ンバウンド・ポートに合図する（ステップ７６）。

　４ 次に、チャネル４２はＣＲＥＡＤコマンドを制御装置４
４に渡す。制御装置４４はステップ７８で始まるマイグ
ロコードのステップを実行する。制御装置４４はメモリ
２３に制御ブロックを転送し、ＣＥＴＩメツセージ転送
が終了していることを知らせる。もし割込み条件、例え
ば全てのデータが収集される前のオーバロード又は過剰
な遅延が存在すれば（ステップ８０）、該条件を知らせ
るために制御装置４４はプロセッサ２１に割込む。前述
のステップ６６〜８２は誤り条件ないしはプロセッサ２
１により終了するまで反復される（ステ・ツブ８４）。

ＣＥＴＩメツセージは制御装置４４及びアダプタ４６又
は４８のインバウンド・データ・ポートを介して読取ら
れる。このインバウンド・データ・ポート（プロセッサ
（図示せず）を含む）は、第６図に示すように、プロセ
ッサ２１により開始されるインバウンド・データ・ポー
ト・チャネル・プログラム９０によりプログラムされ、
ＲＥＡＤ　（読取り）モードになる。プログラム９０は
インバウンド・データ・ポートのアドレスを含む初期（
１回）のＰＷＲＩＴＥチャネル制御ワード９２を生成し
、インバウンド・データ・ポート・マイクロコード１゜
Ｏ（第７図）を開始する。ＰＷＲＩＴＥチャネル制御ワ
ード９２に応答して、マイクロコードはチャネル制御ワ
ードからインバウンド・データ制御ブロックを取得しく
ステップ１０２）、”０ＰＥＮ“コマンドを送って対応
するアダプタとの通信リンクをオプンしようと試みる（
ステップ１０３）。アダプタは０ＰＥＮ　ＡＣＫＮＯＷ
ＬＥＤＧＥ″により応答する。

インバウンド・データ・ポート・チャネル・プログラム
内の次のチャネル制御ワードは、インバウンド・データ
・ポートが該アダプタからのＭＥＳＳＡＧＥ　ＩＮ信号
を待ち受ける（ステップ１０４）　５ＹＮＣ９４（第６
図）である。もしメモリ２３に使用可能なバッファがな
ければ（ステップ１０５）、インバウンド・データ・ポ
ートは、メモリ２３に使用可能なインバウンド・バッフ
ァがあることを示す、制御ポートからの信号を待ち受け
る（ステップ１０６）。そしてインバウンド・データ・
ポートはプロセッサ２１からのＤＲＥＡＤチャネル制御
ワード９７を処理する。ＤＲＥＡＤチャネル制御ワード
９７はインバウンド・データ・ポートが受領し、インバ
ウンド・データ・ポートはデータをアダプタからメモリ
２３に転送しくステップ１０７）、次にアダプタへのデ
ータ転送をＭＥＳＳＡＧＥ　ＩＮ肯定応答により肯定応
答する（ステップ１０８）。更にＤＲＥＡＤチャネル制
御ワード９７に応答して、インバウンド・データ・ポー
トは制御ポート・チャネル・プログラム５８（第４図）
の制御ブロックを更新する（ステップ１０９）。

ＣＥＴＩメツセージは制御装置４４及びアダプタ４６又
は４８のアウトバウンド・データ・ポートを介して書込
まれる。このアウトバウンド・データ・ポート（プロセ
ッサ（図示せず）を含む）は、第８図に示すように、プ
ロセッサ２１により開始されるアウトバウンド・データ
・ポート・チャネル・プログラム１３０によりプログラ
ムされ、ＷＲＩＴＥ　（読取り）モードになる。プログ
ラム１３０はアウトバウンド・データ・ポートのアドレ
スな　７− 含む初期（１回）のＰＷＲＩＴＥチャネル制御ワード１
３１を生成し、アウトバウンド・データ・ポート・マイ
クロコード１５０（第９図）を開始する。

ＰＷＲＩＴＥチャネル制御ワード１３１に応答して、マ
イクロコードはチャネル制御ワードからアウトバウンド
・データ制御ブロックを取得しくステップ１５１）、”
０ＰＥＮ”コマンドにより対応するアダプタとの通信リ
ングをオープンしようと試みる（ステップ１５２）。７
’ダプタは”０ＰＥＮ　ＡＣＫＮＯＷＬＥＤＧＥ″によ
り応答する。アダプタはデータを受取るメモリ内の位置
を識別するアウトバウンド・バッファ・ポインタも出力
データ・ポートに送る（ステップ１５３）。

アウトバウンド・データ・ポート制御プログラム内の次
のチャネル制御ワードは、アウトバウンド・データ・ポ
ートに、制御ポートからの、ＣＥＴＩアウトバウンド・
メツセージが使用可能であることを表わす信号を待ち受
けさせる５ＹＮＣＩ　３４　（第６図）である。そして
アウトバウンド・データ・ポートはＤＷＲＩＴＥチャネ
ル制御ワード１３５をプロ２８ セッサ２１から受取り（ステップ１５４）、メモリ２３
からアダプタへのデータ転送により応答しくステップ１
５５）、制御ポートに通知する。次にアウトバウンド・
データ・ポートはアダプタからのＭＥＳＳＡＧＥ　ＯＵ
Ｔ　ＡＣＫＮＯＷＬＥＤＧＥ（メッセージ・アウト肯定
応答）を待ち受け（ステップ１５８）、それを受領する
と、制御ポート・チャネル・プログラム５８のＣＯＭＰ
ＵＴＥＲＣ０ＮＴＲ０Ｌ　ＢＬＯＣＫ　ＩＮ（コンピュ
ータ制御ブロック・イン）を更新する（ステップ１５９
）。

チャネル・プログラムが終了する（ステップ９８及び１
４０）、例えば、プロセッサ２１により停止が指令され
ると、アダプタ４６及び４８との通信はクローズされる
。制御装置４４が”Ｃ１ｏｓｅ”コマンドを出しＩ１０
アダプタが”Ｃ１ｏｓｅ　Ａｃｋ”で応答することによ
りクローズは実行される。

前述の第４図〜第９図の実施例は汎用制御装置４４及び
大部分のインタフェース信号の使用を示す。他の信号の
使用は前述のインタフェース信号の定義に示されている
。

Ｅ６発明の効果 上述のごとく本発明によればメインコンピュタと複数の
異なるＩ１０アダプタ又は装置をインタフェースする汎
用チャネル及び制御装置が提供される。

【図面の簡単な説明】

第１図は本発明に従ってメインコンピュータ、２つの異
なるＩ１０装置、そのための２つの異なるアダプタ、及
び両アダプタが共有するチャネル及び制御装置を示すブ
ロック図である。 第２図は従来の技術に従ってメインコンピュータ、２つ
の異なるＩ１０装置、そのための２つの異なるアダプタ
、及びアダプタ毎に１つずつの、２つの異なるチャネル
及び制御装置を示すブロック図である。 第３図は第１図の該共有するチャネル及び制御装置とＩ
１０アダプタの間のインタフェースのコマンド・ブロッ
ク構造のブロック図である。 第４図はメインコンピュータにより生成され該共有する
チャネル及び制御装置の制御ポートに供給されるコマン
ドを含む制御ポート・チャネル・プログラムを示す流れ
図である。 第５図は第４図のチャネル・プログラムに応答して制御
ポートにより実行されるマイクロコードの流れ図である
。 第６図はメインコンピュータにより生成され該共有する
チャネル及び制御装置のインバウンド・データ・ポート
に供給されるコマンドを含むインバウンド・データ・ポ
ート・チャネル・プログラムを示す流れ図である。 第７図は第６図のチャネル・プログラムに応答してイン
バウンド・データ・ポートにより実行されるマイクロコ
ードの流れ図である。 第８図はメインコンピュータにより生成され該共有する
チャネル及び制御装置のアウトバウンド・データ・ポー
トに供給されるコマンドを含むアウトバウンド・データ
・ポート・チャネル・プログラムを示す流れ図である。 第９図は第８図のチャネル・プログラムに応答してアウ
トバウンド・データ・ポートにより実行３１ されるマイクロコードの流れ図である。 １０・・・・コンピュータ・システム、１２・・・・メ
インコンピュータ、１４、’１６・・・・チャネル及び
制御装置、１８．２０・・・・Ｉ１０アダプタ、２１・
・・・プロセッサ、２２・・・・Ｉ１０装置、２３・・
・・メモリ、２４・・・・Ｉ１０装置、２５・・・・バ
ス変換器、３０・・・・コンピュータ・システム、３２
・・・・チャネル及び制御装置、３９・・・・Ｉ１０プ
ロセッサ、４２・・・・チャネル、４４・・・・制御装
置、４６．４８・・・・Ｉ１０アダプタ。 ＝３２

Claims (10)

【特許請求の範囲】
1. （１）コンピュータ・システムであつて、 メインプロセッサ、 Ｉ／Ｏプロセッサ、 前記Ｉ／Ｏプロセッサで実行されるチャネルであって、
   前記チャネルは前記メインプロセッサをアクセスするた
   めに前記メインプロセッサに結合され、前記チャネルは
   第１位のＩ／Ｏプロトコルを持つチャネル、 前記メインプロセッサと前記Ｉ／Ｏプロセッサの間に接
   続されたバス、 前記チャネル及び前記バスに接続され、前記チャネルを
   複数の異なるＩ／Ｏアダプタ又は装置にインタフェース
   し、前記Ｉ／Ｏアダプタ又は装置の各々は他のＩ／Ｏア
   ダプタ又は装置と異なり且つ前記第１位のプロトコルと
   も異なるプロトコルを持つ制御装置手段 を含むコンピュータ・システム。
2. （２）請求項（１）記載のシステムであつて、前記制御
   装置手段は下記のインタフェース・コマンド： 通信オープン、通信オープン肯定応答、通信クローズ、
   通信クローズ肯定応答、メッセージ・アウト、メッセー
   ジ・アウト受諾、メッセージ・イン、メッセージ・イン
   受諾、メッセージ・バッファ使用可能及び誤り を利用するコンピュータ・システム。
3. （３）請求項（２）記載のシステムであつて、前記制御
   装置手段は更に下記のインタフェース・コマンド： リセット、リセット終了、オフライン、オフライン肯定
   応答、オンライン、オンライン肯定応答及び終了 を利用するコンピュータ・システム。
4. （４）請求項（３）記載のシステムであつて、前記イン
   タフェース・コマンドのすべてはほぼ完全なインタフェ
   ース・コマンドのセットを形成し、従って前記チャネル
   と前記複数のＩ／Ｏアダプタ又は装置の間のインタフェ
   ースでは重要なインタフェース・コマンドが追加使用さ
   れないコンピュータ・システム。
5. （５）請求項（１）記載のシステムであつて、前記制御
   装置手段は、前記チャネルに結合された制御ポート、前
   記Ｉ／Ｏアダプタ又は装置に結合されそこからデータを
   読取るインバウンド・データ・ポート、前記Ｉ／Ｏアダ
   プタに結合されそこにデータを書込むアウトバウンド・
   データ・ポートを含み、前記制御ポートは更に、前記イ
   ンバウンド・データ・ポートに結合され、前記インバウ
   ンド・データ・ポートを活動化して前記データを前記Ｉ
   ／Ｏアダプタ又は装置から読取り、且つ前記アウトバウ
   ンド・データ・ポートに結合され、前記アウトバウンド
   ・データ・ポートを活動化してデータを前記Ｉ／Ｏアダ
   プタ又は装置に書込むコンピュータ・システム。
6. （６）請求項（１）記載のシステムであつて、前記メイ
   ンプロセッサは読取り及び書込みチャネル制御ワードを
   、前記Ｉ／Ｏアダプタ又は装置の１つに対応するアドレ
   スとともに、前記制御装置手段に伝送し、且つ 前記チャネル制御ワードに応答して、前記制御装置手段
   は前記１つのＩ／Ｏアダプタ又は装置との通信リンクを
   オープンし、続いて前記１つのＩ／Ｏアダプタ又は装置
   から通信オープンの肯定応答を受取る コンピュータ・システム。
7. （７）請求項（６）記載のシステムであつて、前記制御
   装置手段はインバウンド・データ・ポートを含み、前記
   メインプロセッサは読取りチャネル制御ワードを前記イ
   ンバウンド・データ・ポートに伝送し、前記制御装置手
   段は前記Ｉ／Ｏアダプタ又は装置からデータを読取るコ
   ンピュータ・システム。
8. （８）請求項（６）記載のシステムであつて、前記制御
   装置手段はアウトバウンド・データ・ポートを含み、前
   記メインプロセッサは書込みチャネル制御ワードを前記
   アウトバウンド・データ・ポートに伝送し、前記制御装
   置手段は前記Ｉ／Ｏアダプタ又は装置にデータを書込む
   コンピュータ・システム。
9. （９）請求項（１）記載のシステムであって、前記メイ
   ンプロセッサはシステム３７０アーキテクチャの一部を
   用いるコンピュータ・システム。
10. （１０）請求項（９）記載のシステムであって、前記制
    御装置手段は前記チャネルをトークン・リンク・アダプ
    タ及びＣＳＭＡ／ＣＤ方式アダプタにインタフェースす
    るコンピュータ・システム。