JPH03135103A - 電子アッテネータ回路 - Google Patents
電子アッテネータ回路Info
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- JPH03135103A JPH03135103A JP1271490A JP27149089A JPH03135103A JP H03135103 A JPH03135103 A JP H03135103A JP 1271490 A JP1271490 A JP 1271490A JP 27149089 A JP27149089 A JP 27149089A JP H03135103 A JPH03135103 A JP H03135103A
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- JP
- Japan
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- circuit
- voltage
- jfet
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- gate
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、制御電圧により入力信号のゲインを調整する
電子アッテネータ回路に関する。
電子アッテネータ回路に関する。
この種の回路として、従来ではトランスコンダクタンス
増幅回路を使用して、その動作電流を外部から制御する
ことより入力信号を減衰させる回路があった。
増幅回路を使用して、その動作電流を外部から制御する
ことより入力信号を減衰させる回路があった。
また、第3図に示すように、入力端子1に印加する入力
信号電圧を分割するように2個のJ(接合型)FETQ
I、C2を接続し、制御端子2から制御電圧Vcを印加
して一方のトランジスタQlのゲートの電圧を調整し、
信号減衰量を変化させるものがあった。JFETを1個
とせず2個とするのは、製造上のバラツキを吸収するた
めである。なお、R1は入力抵抗、3は出力端子、C1
、C2は直流カット用のカップリングコンデンサである
。
信号電圧を分割するように2個のJ(接合型)FETQ
I、C2を接続し、制御端子2から制御電圧Vcを印加
して一方のトランジスタQlのゲートの電圧を調整し、
信号減衰量を変化させるものがあった。JFETを1個
とせず2個とするのは、製造上のバラツキを吸収するた
めである。なお、R1は入力抵抗、3は出力端子、C1
、C2は直流カット用のカップリングコンデンサである
。
この回路では、制御電圧Vcを変化させることによりJ
FETQIのゲート・ソース間の電圧v、。
FETQIのゲート・ソース間の電圧v、。
を変化させると、第4図に示すように、■。510!特
性が変化し、例えばその電圧VGSを正側に大きく増大
させればチャンネル抵抗が無限大にまで変化するので、
出力信号をOにまで減衰させることができる。
性が変化し、例えばその電圧VGSを正側に大きく増大
させればチャンネル抵抗が無限大にまで変化するので、
出力信号をOにまで減衰させることができる。
ところが、前者のトランスコンダクタンス増幅回路を使
用するものでは、1個の乾電池を電源とする1、5 v
程度の低電圧電源の場合には、歪やS/Nの問題を解決
してその回路を構成することが容易でなかった。
用するものでは、1個の乾電池を電源とする1、5 v
程度の低電圧電源の場合には、歪やS/Nの問題を解決
してその回路を構成することが容易でなかった。
また、後者の第3図に示す回路は、人力信号の大きさに
よってJFETのチャンネル抵抗が変化して所謂自己変
調を起こすために(ソース電極、ドレイン電極が交互に
入れ換わるために)、大振幅入力時に大きな整流歪が発
生するという問題があった。
よってJFETのチャンネル抵抗が変化して所謂自己変
調を起こすために(ソース電極、ドレイン電極が交互に
入れ換わるために)、大振幅入力時に大きな整流歪が発
生するという問題があった。
本発明は以上のような点に鑑みてなされたものであり、
その目的は、低電圧源でも良好に動作し、回路構成も単
純化された電子アッテネータ回路を提供することである
。
その目的は、低電圧源でも良好に動作し、回路構成も単
純化された電子アッテネータ回路を提供することである
。
このために本発明は、NPN!−ランジスタからなる増
幅回路と、該増幅回路の入力側に直列に接続した入力J
FETと、上記増幅回路の入力と出力の間に接続した帰
還JFETと、上記増幅回路にバイアスを与えるバイア
ス回路とから成り、上記入力JFETのゲートに制御電
圧を印加し、上記帰還JFETのゲート・ソース間を短
絡し、上記バイアス回路を別のJFETで決まる電流を
基準電流とするカレントミラー回路で構成した。
幅回路と、該増幅回路の入力側に直列に接続した入力J
FETと、上記増幅回路の入力と出力の間に接続した帰
還JFETと、上記増幅回路にバイアスを与えるバイア
ス回路とから成り、上記入力JFETのゲートに制御電
圧を印加し、上記帰還JFETのゲート・ソース間を短
絡し、上記バイアス回路を別のJFETで決まる電流を
基準電流とするカレントミラー回路で構成した。
この構成により、入力JFETのソース電圧がNPN
)ランジスタの■□で固定され、この電圧とゲートに加
わる制御電圧との差により入力JFETのチャンネル抵
抗が制御されて、減衰量が決定される。
)ランジスタの■□で固定され、この電圧とゲートに加
わる制御電圧との差により入力JFETのチャンネル抵
抗が制御されて、減衰量が決定される。
以下、本発明の実施例について説明する。第1図はその
一実施例の電子アッテネータ回路の回路図である。第3
図で説明したものと同一のものには同一の符号を付した
。また、Rチャンネル側についてはLチャンネル側に示
したものと同一のものには同一の符号に「′」を付した
。
一実施例の電子アッテネータ回路の回路図である。第3
図で説明したものと同一のものには同一の符号を付した
。また、Rチャンネル側についてはLチャンネル側に示
したものと同一のものには同一の符号に「′」を付した
。
ここでは、Lチャンネル側を代表して説明する。
Q3は第3図のJFBTQ2に相当するJFETであり
、J F ETQ 1に直列接続され、ソース・ゲート
間が短絡されている。Q4は反転増幅回路として働(N
PNトランジスタであり、ベースをJFETQIとQ3
の共通接続点に、コレクタをJFETQ3のソースに、
エミッタを接地に各々接続したものである。この結果、
JFETQIはこの反転増幅回路の入力抵抗として、ま
たJFETQ3は帰還抵抗として働く。
、J F ETQ 1に直列接続され、ソース・ゲート
間が短絡されている。Q4は反転増幅回路として働(N
PNトランジスタであり、ベースをJFETQIとQ3
の共通接続点に、コレクタをJFETQ3のソースに、
エミッタを接地に各々接続したものである。この結果、
JFETQIはこの反転増幅回路の入力抵抗として、ま
たJFETQ3は帰還抵抗として働く。
Q5はトランジスタQ4のバイアス回路として(tll
<PNP)ランジスタであり、PNP)ランジスタQ6
とカレントミラー接続されている。Q7はトランジスタ
Q6の基準電流を決める電流源として働<JFETであ
る。また、上記トランジスタQ6は、トランジスタQ5
以外にもトランジスタQ5’及び1トランジスタQ8と
カレントミラー接続されて(〜る。
<PNP)ランジスタであり、PNP)ランジスタQ6
とカレントミラー接続されている。Q7はトランジスタ
Q6の基準電流を決める電流源として働<JFETであ
る。また、上記トランジスタQ6は、トランジスタQ5
以外にもトランジスタQ5’及び1トランジスタQ8と
カレントミラー接続されて(〜る。
VRは減衰量調整用の可変抵抗であり、この可変抵抗V
Rで電源電圧VCCを分割して得た電圧が制御端子2に
印加される。Q9はその制御端子2に印加される電圧を
抵抗R2とR3で分割した電圧がベースに加えられるP
NP トランジスタであり、そのエミッタに接続された
抵抗R4を介して上記トランジスタQ8からの電流が流
入する。よって、このトランジスタQ9は可変抵抗VR
で得られる電圧をシフトする電圧シフト回路として機能
する。そして、抵抗R4とトランジスタQ8のコレクタ
との接続点の電圧が制御電圧VcとしてJ F ETQ
1のゲートに印加される。
Rで電源電圧VCCを分割して得た電圧が制御端子2に
印加される。Q9はその制御端子2に印加される電圧を
抵抗R2とR3で分割した電圧がベースに加えられるP
NP トランジスタであり、そのエミッタに接続された
抵抗R4を介して上記トランジスタQ8からの電流が流
入する。よって、このトランジスタQ9は可変抵抗VR
で得られる電圧をシフトする電圧シフト回路として機能
する。そして、抵抗R4とトランジスタQ8のコレクタ
との接続点の電圧が制御電圧VcとしてJ F ETQ
1のゲートに印加される。
さて、このLチャンネルの回路では、JFETQlのチ
ャンネル抵抗とJFETQ3のチャンネル抵抗の比によ
りゲインが決まってくる。そしてこのゲインは、可変抵
抗VRを調整して制御電圧Vcを変化させJFBTQI
のチャンネル抵抗を変化させて、調整することができる
。第2図にその減衰特性を示した。
ャンネル抵抗とJFETQ3のチャンネル抵抗の比によ
りゲインが決まってくる。そしてこのゲインは、可変抵
抗VRを調整して制御電圧Vcを変化させJFBTQI
のチャンネル抵抗を変化させて、調整することができる
。第2図にその減衰特性を示した。
このとき、JFETQ7で決まる定電流の値と抵抗R4
の値を適宜設定することにより、制御電圧Vcは#0か
らそれ以上に変化させることができる。
の値を適宜設定することにより、制御電圧Vcは#0か
らそれ以上に変化させることができる。
また、トランジスタQ4のベース・エミッタ間電圧■、
がJ F ETQ 1のソースに直流バイアスとして印
加されそのソースの直流電位が固定されるので、そのJ
F ETQ 1のゲートに印加される制御電圧Vcが
、rVc”V、Jのとき、そのJFETQIのVas−
0となり、このときチャンネル抵抗が最小となる。この
とき減衰量がOdBとなるように、JFETQ3に同じ
抵抗のものを使用している。
がJ F ETQ 1のソースに直流バイアスとして印
加されそのソースの直流電位が固定されるので、そのJ
F ETQ 1のゲートに印加される制御電圧Vcが
、rVc”V、Jのとき、そのJFETQIのVas−
0となり、このときチャンネル抵抗が最小となる。この
とき減衰量がOdBとなるように、JFETQ3に同じ
抵抗のものを使用している。
また、J F ETQ 1はそのドレインから信号が入
力することになるので、第3図における回路と異なり、
入力信号によってチャンネル抵抗が変調を受けることは
ない。
力することになるので、第3図における回路と異なり、
入力信号によってチャンネル抵抗が変調を受けることは
ない。
また、トランジスタQ6の■。がほぼ0,6vであるの
で、定電流源として働(J FETQ7のピンチオフ電
圧Vpを0.3〜0.4vに選ぶことにより、電源電圧
V2.cが1v程度にまで低下しても、アッテネータと
しての機能が喪失することはない。
で、定電流源として働(J FETQ7のピンチオフ電
圧Vpを0.3〜0.4vに選ぶことにより、電源電圧
V2.cが1v程度にまで低下しても、アッテネータと
しての機能が喪失することはない。
また、トランジスタQ4のベース・エミッタ間電圧v0
を0.6 vとすると、入力電圧として600mVピー
クまで歪なく扱うことができ、カセットテーププレーヤ
等のように信号電圧が200mVrIIIsの信号を充
分扱うことができる。
を0.6 vとすると、入力電圧として600mVピー
クまで歪なく扱うことができ、カセットテーププレーヤ
等のように信号電圧が200mVrIIIsの信号を充
分扱うことができる。
以上はLチャンネル側についての説明であるが、Rチャ
ンネル側についても全く同様に動作する。
ンネル側についても全く同様に動作する。
C発明の効果〕
以上説明したように、本発明によれば、簡単な構成の回
路で入力信号を所望量だけ減衰させることができ、この
とき入力信号によりJFETが自己変調する等の問題は
なく、また使用電源も1v程度の低電圧まで使用可能と
なるという利点がある。
路で入力信号を所望量だけ減衰させることができ、この
とき入力信号によりJFETが自己変調する等の問題は
なく、また使用電源も1v程度の低電圧まで使用可能と
なるという利点がある。
第1図は本発明の一実施例の電子アッテネータ回路の回
路図、第2図はその動作特性図、第3図は従来の電子ア
ッテネータ回路の回路図、第4図はJFETの特性図で
ある。
路図、第2図はその動作特性図、第3図は従来の電子ア
ッテネータ回路の回路図、第4図はJFETの特性図で
ある。
Claims (1)
- (1)、NPNトランジスタからなる増幅回路と、該増
幅回路の入力側に直列に接続した入力JFETと、上記
増幅回路の入力と出力の間に接続した帰還JFETと、
上記増幅回路にバイアスを与えるバイアス回路とから成
り、 上記入力JFETのゲートに制御電圧を印加し、上記帰
還JFETのゲート・ソース間を短絡し、上記バイアス
回路を別のJFETで決まる電流を基準電流とするカレ
ントミラー回路で構成したことを特徴とする電子アッテ
ネータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1271490A JP2992557B2 (ja) | 1989-10-20 | 1989-10-20 | 電子アッテネータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1271490A JP2992557B2 (ja) | 1989-10-20 | 1989-10-20 | 電子アッテネータ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03135103A true JPH03135103A (ja) | 1991-06-10 |
JP2992557B2 JP2992557B2 (ja) | 1999-12-20 |
Family
ID=17500778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1271490A Expired - Fee Related JP2992557B2 (ja) | 1989-10-20 | 1989-10-20 | 電子アッテネータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2992557B2 (ja) |
-
1989
- 1989-10-20 JP JP1271490A patent/JP2992557B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2992557B2 (ja) | 1999-12-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
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