JPH03131988A - Vector plotting arithmetic circuit - Google Patents

Abstract

PURPOSE:To rapidly plot a vector pattern on a background by writing a bit value only when the bit value obtained by operation is different from a background pattern. CONSTITUTION:A background pattern is stored in a storage means 10, read out and then stored in a holding means 12. On the other hand a vector pattern indicated by bit string data is stored in a holding means 14. Both the patterns are computed by an arithmetic means 16 in each bit and the sort of the operation is specified by a specification means 18. A decision means 20 decides whether the bit value to be operated in the background pattern coincides with the bit value obtained by operation or not, and only when both the bit values are different from each other, the bit value obtained by operation is written in the storage means 10 by a writing means 22.

Description

【発明の詳細な説明】 ［目次コ 概要 産業上の利用分野 従来の技術 発明の解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 ［概要コ 背景にベクトルパターンが重ねられる描画演算を行う演
算回路に間し、 背景上にベクトルパターンを高速に描画することが可能
となる演算回路の提供を目的とし、背景パターンを記憶
する背景パターン記憶手段と、背景パターン記憶手段か
ら読み出された背景パターンを保持する背景パターン保
持手段と、ビット列のデータで示されるベクトルパター
ンを保持するベクトルパターン保持手段と、両パターン
をビット単位で演算するビット演算手段と、演算の種別
を指定する演算種別指定手段と、背景パターン中で演算
の対象とされたビットの値と演算により得られたヒツト
の値とが一致するか否かを判定するビット値一致判定手
段と、両ビット値が一致しないときにのみ背景パターン
記憶手段へ演算により得られたビ・ント値を書き込むビ
ット値書込手段と、を有することを特徴とする。Detailed Description of the Invention [Table of Contents Outline Industrial Application Fields Conventional Technology Problems to be Solved by the Invention Means for Solving the Problems Effects of the Invention [Summary Drawing in which a vector pattern is superimposed on the background The purpose of the present invention is to provide an arithmetic circuit that can draw a vector pattern on a background at high speed between an arithmetic circuit that performs arithmetic operations, and a background pattern storage means that stores a background pattern and a method that reads out a vector pattern from the background pattern storage means. a vector pattern holding means for holding a vector pattern indicated by bit string data; a bit operation means for operating both patterns bit by bit; and an operation for specifying the type of operation. A type specifying means, a bit value match determining means for determining whether or not the value of the bit subjected to the operation in the background pattern matches the human value obtained by the operation, and the means for determining whether the bit values do not match. The present invention is characterized in that it has a bit value writing means for writing a bit value obtained by calculation into the background pattern storage means only occasionally.

［産業上の利用分野］ 本発明は、背景にベクトルパターンを重ねて描画する演
算回路に間する。[Industrial Application Field] The present invention relates to an arithmetic circuit that draws a vector pattern superimposed on a background.

この種の回路はＣＡＤやＣＡＭに用いられており、背！
とベクトルのパターンがビット演算される。This type of circuit is used in CAD and CAM, and is very popular!
and vector patterns are subjected to bitwise operations.

［従来の技術］ 第３図で：ま従来回路の構成が説明されており、プロセ
ッサ３０により１ワード長のベクトルパターンがベクト
ルパターンレジスタ１４にセットされ、また、ビット演
算指示がオペレーションレジスタ１８にセットされ、さ
らに、ヘクトル作成情報がＤＤＡ３２にセットされ、そ
してＤ　Ｄ　Ａ　３２が起動される。[Prior Art] In FIG. 3, the configuration of a conventional circuit is explained, in which a 1-word long vector pattern is set in the vector pattern register 14 by the processor 30, and a bit operation instruction is set in the operation register 18. Further, hector creation information is set in the DDA 32, and the DDA 32 is activated.

これにより、ＤＤＡ３２からフレームメモリ３４ヘワー
ドアドレスが与えられ、ワード内アドレスがＡＬＵ　１
６へ与えられ、パターンシフト指示がベクトルパターン
レジスタ１４へ与えらえる。As a result, the word address is given from the DDA 32 to the frame memory 34, and the address within the word is set to ALU 1.
6, and a pattern shift instruction is given to the vector pattern register 14.

さらに、フレームメモリ３４から背景レジスタ１２へ背
景のパターンが読み出され、その背景のパターンとベク
トルパターンレジスタ１４のベクトルパターンとがＡＬ
Ｕ１６でビット演算される。Furthermore, the background pattern is read out from the frame memory 34 to the background register 12, and the background pattern and the vector pattern in the vector pattern register 14 are
Bit operations are performed in U16.

二のヒツト演算の種別；Ｊオペレーションレジスタ１８
にセットされたビット演算指示のデータで指定され、・
′＼クトルパターンにおいて演算の対象となるビット装
置がＤＤＡ３２のワード内アドレスで指定される。Type of second human operation; J operation register 18
Specified by the bit operation instruction data set to
The bit device to be operated on in the vector pattern is specified by the intra-word address of the DDA 32.

また、ベクトルパターンのうちピッ）・演算されるビッ
トデータはベクトルパターンレジスタ１４からＡＬＵ１
６へ与えられ、そのビットデータはＤ　Ｄ　Ａ　３２の
パターンシフト指示に従ってベクトルパターンレジスタ
１４からシフト出力される。Also, bit data of the vector pattern to be operated on is transferred from the vector pattern register 14 to the ALU1.
6, and the bit data is shifted out from the vector pattern register 14 in accordance with the pattern shift instruction of DDA 32.

第４１！ｌではこの従来例の作用が説明されており、同
図（、（）のように１ワード（８ビツト）のベクトルパ
ターンがビット単位でベクトルパターンレジスタ１４か
らＡＬＵ　１６シフト出力される。41st! The operation of this conventional example is explained in FIG. 1, and as shown in FIG.

そのＡＬＵ１６には同図（Ｂ）の背景パターン（８ドツ
ト×８ドツト）が１ワ一ド単位で与えられ、同図（Ｃ）
のワード内アドレスとワードアドレスとが逐次歩道され
る。The background pattern (8 dots x 8 dots) shown in Figure (B) is given to the ALU 16 in units of 1 word, and Figure (C)
The intra-word address and the word address are sequentially scanned.

その結果、同図（Ｃ）で示されるように符号１゜２、　
３．　４．　５．　６．　７．　８の順でビット演算が
行われる、 ただし、同図（Ａ）で斜線以外の空白部分となる値Ｏの
ビット位置ては、背景側のビットパターンがそのまま演
算結果とされる。As a result, as shown in the same figure (C), the code 1°2,
3. 4. 5. 6. 7. Bit operations are performed in the order of 8. However, at the bit position of value O, which is a blank area other than the diagonal line in FIG. 8A, the bit pattern on the background side is used as the operation result.

このため、同図（Ｄ）のように直線ベクトルの描画デー
タがビット単位で得られ、それらのデータはフレームメ
モリ３４に逐次書き込まれる。Therefore, drawing data of a straight line vector is obtained in bit units as shown in FIG. 3D, and these data are sequentially written into the frame memory 34.

その際には演算により得られた各ビットのデータ（値）
は背景パターンの対応ビットに上書きされ、したがって
、背景にベクトルパターンを重ねた描画が行われる。In that case, the data (value) of each bit obtained by the operation
are overwritten on the corresponding bits of the background pattern, thus rendering the vector pattern superimposed on the background.

なお、その描画結果は表示装置３６で表示される。Note that the drawing result is displayed on the display device 36.

また同図（Ｃ）で示される符号１．　２．　３．　４゜
５、．６．　７．　８のビット演算単位（ベクトル描画
の経路）はワード内アドレスとワードアドレスの組合わ
せて指定できる。Also, the reference numeral 1 shown in FIG. 2. 3. 4゜5,. 6. 7. Eight bit operation units (vector drawing paths) can be specified by a combination of intra-word addresses and word addresses.

［発明が解決しようとする課題］ このように従来においては、ビット演算でヘクトル描画
のデータが得られる毎にフレームメモリ３４がアクセス
され、１ビツトのベクトル描画データは背景パターンに
上書きされる。[Problems to be Solved by the Invention] Conventionally, as described above, the frame memory 34 is accessed every time hector drawing data is obtained by bit operations, and the 1-bit vector drawing data is overwritten on the background pattern.

したがって、背景パターンのビットデータと値が同一な
ベクトル描画データが得られた場合であってもフレーム
メモリ３４がアクセスされ、このため無意味なアクセス
が＠繁に行われ、その結果、ベクトルの描画速度が低下
する。Therefore, even if vector drawing data with the same value as the bit data of the background pattern is obtained, the frame memory 34 is accessed, meaningless accesses are frequently performed, and as a result, the vector drawing data is Speed decreases.

本発明は上記従来の事情に鑑みてなされたものであり、
その目的は、背景上にベクトルパターンを高速に描画す
ることが可能となる演算回路を提供することにある。The present invention has been made in view of the above-mentioned conventional circumstances, and
The purpose is to provide an arithmetic circuit that can draw a vector pattern on a background at high speed.

［課題を解決するための手段］ 上記目的を達成するために本発明に係る回路は以下のよ
うに構成されている。[Means for Solving the Problems] In order to achieve the above object, a circuit according to the present invention is configured as follows.

第１図において、背景パターンが背景パターン記憶手段
１０で記憶されており、この背景パターン記憶手段１０
から読み出された背景パターンは背景パターン保持手段
１２で保持される。In FIG. 1, a background pattern is stored in a background pattern storage means 10.
The background pattern read out is held by the background pattern holding means 12.

また、ビット列のデータで示されるベクトルパターンが
ベクトルパターン保持手段１４において保持される。Further, a vector pattern represented by bit string data is held in the vector pattern holding means 14.

そして両パターンがビット演算手段１６によりビット単
位で演算され、その演算の種別は演算種別指定手段１８
で指定される。Then, both patterns are operated on a bit by bit basis by the bit operation means 16, and the type of operation is determined by the operation type specifying means 18.
specified by

ここで、ビット値判定手段２０においては、背景パター
ン中で演算の対象とされたビットの値と演算により得ら
れたビットの値とが一致するか否かが判定され、両ビッ
ト値が一致しないときにのみ、演算により得られたビッ
ト値が背景パターン記憶手段１０ヘビツト書込手段２２
により書き込まれる。Here, in the bit value determining means 20, it is determined whether or not the value of the bit targeted for operation in the background pattern matches the value of the bit obtained by the operation, and if the two bit values do not match. Only in some cases, the bit value obtained by the operation is stored in the background pattern storage means 10 and the heavy writing means 22.
Written by.

［作、用］ 本発明では演算で得られたビットの値が背景パターンと
異なるときにのみ、背景パターン記憶手段１０へそのビ
ット値の書き込みが行われるので、背景パターンと同一
のビット値が演算で得られて背景パターンが変更されな
い場合には、この記憶手段１０に対する書き込みが行わ
れない。[Operation, Use] In the present invention, only when the bit value obtained by the calculation is different from the background pattern, the bit value is written into the background pattern storage means 10, so when the bit value that is the same as the background pattern is calculated If the background pattern is obtained and the background pattern is not changed, writing to this storage means 10 is not performed.

すなわち背景パターン記憶手段１０に対するビット値の
書き込みは背景パターンが変更される必要時にのみ行わ
れ、背景パターンがそのままとなる不要な書き込みは省
略される。That is, bit values are written into the background pattern storage means 10 only when it is necessary to change the background pattern, and unnecessary writing that would leave the background pattern unchanged is omitted.

［実施例コ 以下、図面に基づいて本発明に係る好適な回路を説明す
る。[Embodiment 1] Hereinafter, a preferred circuit according to the present invention will be explained based on the drawings.

第１図では実施例の構成が示されており、フレームメモ
リ３４のメモリ素子部１０に背景パターンが記憶されて
いる。FIG. 1 shows the configuration of an embodiment, in which a background pattern is stored in the memory element section 10 of the frame memory 34. In FIG.

そのメモリ素子部１０に対するアクセスはフレームメモ
リ３４のアクセス制御部２２で制御されており、アクセ
ス制御部２２にはＤＤＡ３２から前記ワード内アドレス
が与えられている。Access to the memory element section 10 is controlled by an access control section 22 of the frame memory 34, and the access control section 22 is given the intra-word address from the DDA 32.

これによりメモリ素子部１０の背景パターンがワード単
位でアクセス制御部２２により読み出され、その背景パ
ターンが背景レジスタ１２で保持される。As a result, the background pattern of the memory element section 10 is read by the access control section 22 word by word, and the background pattern is held in the background register 12.

背景レジスタて保持された背景パターンはＡＬＵ１６へ
与えられ、ＡＬＵ１６では背景パターンとベクトルパタ
ーンレジスタ１４のベクトルパターンとがオペレーショ
ンレジスタ１８のビット演算指示によりビット演算され
る。The background pattern held in the background register is given to the ALU 16, and the ALU 16 performs bit operations on the background pattern and the vector pattern in the vector pattern register 14 according to a bit operation instruction in the operation register 18.

そしてＡＬＵ１６のビット演算で得られた描画データは
アクセス制御部２２へ与えられ、メモリ素子部１０に書
き込まれる。The drawing data obtained by the bit operation of the ALU 16 is then given to the access control section 22 and written into the memory element section 10.

このアクセス制御部２２にはビット値一致判定回路２０
の判定出力が与えられており、ビット値一致判定部２０
では背景パターン中で演算対象とされたビットの値とＡ
ＬＵ１６の演算により得られたビットの値とが一致する
か否かがベクトルパターンレジスタ１４とオペレーショ
ンレジスタ１６の出力（ベクトルパターン、ビット演算
指示）を用いて判定される。This access control unit 22 includes a bit value match determination circuit 20.
The bit value match determination unit 20
Then, the value of the bit targeted for operation in the background pattern and A
It is determined whether the bit values obtained by the operation of the LU 16 match or not using the outputs (vector pattern, bit operation instruction) of the vector pattern register 14 and the operation register 16.

アクセス制御部２２では両ビット値が不一致であること
を示す判定出力がビット値一致判定回路２０から与えら
れた場合のみメモリ素子部１０のアクセスが行われ、こ
れにより、描画データが書き込まれる。The access control unit 22 accesses the memory element unit 10 only when a determination output indicating that the two bit values do not match is given from the bit value coincidence determination circuit 20, and thereby writing data is written.

第２図では本実施例の作用が説明されており、同図（Ａ
）の１ワードのベクトルパターンがビット単位でベクト
ルパターンレジスタ１４からＡＬＵへシフト出力される
。The operation of this embodiment is explained in FIG. 2, and the same figure (A
) is shifted bit by bit from the vector pattern register 14 to the ALU.

このＡＬ０１６にはメモリ素子部１０から同図（Ｂ）で
示されるように全ての値が００背景パターンがワード単
位で与えられ、同図＜ｃ＞に示されるワード内アドレス
とワードアドレスとが逐次歩進される。A background pattern of all values 00 is given in word units from the memory element section 10 as shown in FIG. be advanced.

その結果、同図（Ｃ）に示されるように符号１゜２、　
３．　４．　５．　６．　７．　８で示される位置の順
でビット演算が行われる。As a result, as shown in the same figure (C), the code 1°2,
3. 4. 5. 6. 7. Bit operations are performed in the order of the positions indicated by 8.

本実施例においては、ベクトルパターンレジスタ１４の
シフト出力が同ＩＩ　（Ａ）の斜線部分により示される
！１のと・ント位置でオペレーションレジスタ１８の内
容に従いオアのビット演算が行われ、これに対して、空
白部分に示される値Ｏのビット位置で背景側のビットパ
ターンがそのままとなる演算結果が、得られる。In this embodiment, the shift output of the vector pattern register 14 is shown by the shaded area in II (A)! An OR bit operation is performed according to the contents of the operation register 18 at the 1st position, and on the other hand, the result of the operation is that the background bit pattern remains unchanged at the bit position of the value O shown in the blank area. can get.

二のようにしてＡＬＵ１６で得られた各ビット演算の描
画データはアクセス制御部２２に逐次与えられる。The drawing data of each bit operation obtained by the ALU 16 as described in 2 is sequentially given to the access control section 22.

その隙の各描画データが同図（Ｄ）で説明されており、
同図（Ｃ）の符号１．　２．　３．　７．　８の位置で
は背景パターンのビット値０と異なるビット値１の描画
データが、符号４．　５．　６の位置では背景パターン
のビット値Ｏと一致したビット値Ｏの描画データが各々
得られる。The drawing data for each gap is explained in the same figure (D),
Reference numeral 1 in the same figure (C). 2. 3. 7. At position 8, the drawing data with bit value 1, which is different from bit value 0 of the background pattern, is represented by code 4. 5. At position 6, drawing data with a bit value O that matches the bit value O of the background pattern is obtained.

ビット値一致判定回路２０においては、ビット演算によ
る各描画データのビット値と背景パターンとの一致判定
がベクトルパターンレジスタ１４及びオペレーションレ
ジスタ１８の内容（ベクトルパターン、ビット演算指示
）を用いて行われており、この判定出力がアクセス制御
部２２へ与えられる。In the bit value match determination circuit 20, a match determination between the bit value of each drawing data and the background pattern by bit operation is performed using the contents of the vector pattern register 14 and the operation register 18 (vector pattern, bit operation instruction). This determination output is given to the access control unit 22.

すなわち、同図（Ｃ）の符号１．　２．　３．　７゜８
の位置ではＡＬＵ出力の描画データと背景パターンとの
不一致を示す判定出力が、同図（Ｃ）の符号４．δ、６
の位置ではＡＬＵ出力の描画データと背景パターンとの
一致を示す判定出力がアクセス制御部２２へ与えられる
。That is, the reference numeral 1 in FIG. 2. 3. 7゜8
At position 4, a judgment output indicating a mismatch between the drawing data output from the ALU and the background pattern is shown at 4. in FIG. δ, 6
At the position, a determination output indicating a match between the drawing data output from the ALU and the background pattern is given to the access control unit 22.

アクセス制御部２２では、ＡＬＵ出力の描画データと背
景パターンとの不一致を示す判定出力が与えられたとき
にのみ、メモリ素子部１０のアクセスが行われ、そのと
きのビット演算で得られた描画データがこれに書き込ま
れる。In the access control unit 22, the memory element unit 10 is accessed only when a judgment output indicating a mismatch between the drawing data output from the ALU and the background pattern is given, and the drawing data obtained by the bit operation at that time is accessed. is written to this.

したがってＡＬＵ出力の描画データと背景パターンとの
一致を示す判定出力が与えられたときにはメモリ素子部
１０はアクセスされない。Therefore, when a determination output indicating that the drawing data output from the ALU matches the background pattern is provided, the memory element section 10 is not accessed.

このように本実施例においては、ベクトル描画経路中で
背景が残される部分についてメモリ素子部１０に対する
アクセスが省略され、不要なメモリアクセスが行われる
ことはない。In this manner, in this embodiment, access to the memory element section 10 is omitted for the portion where the background is left in the vector drawing path, and unnecessary memory access is not performed.

その結果メモリアクセスの回数が減少し、効果的に描画
データが書き込まれ、高速なベクトル描画をすることが
可能となる。As a result, the number of memory accesses is reduced, drawing data is written effectively, and high-speed vector drawing becomes possible.

［発明の効果］ 以上説明したように本発明によれば、ベクトル描画中に
背景がそのまま残る部分についてはヒ・ソト演算による
データの書き込みが行われないのでメモリアクセスの回
数を削減でき、このため、高速にベクトルを描画するこ
とが可能となる。[Effects of the Invention] As explained above, according to the present invention, the number of memory accesses can be reduced because data is not written by the Hi-Soto operation for the portion where the background remains as it is during vector drawing. , it becomes possible to draw vectors at high speed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本実施例の構成説明図、 第２図は本実施例の作用説明図、 第３図は従来例の構成説明図 第４図は従来例の作用説明図 である。 １０　・ １２　・ １４　・ ｌ　６　・ １８　・ ２０　・ ２２　φ ３０　・ ・メモリ素子部、 ・背景レジスタ、 ・ベクトルパターンレジスタ ・ＡＬＵ、 ・オペレーションレジスタ、 ・ビット値一致判定回路、 ・アクセス制御部 ・プロセッサ、 ３２　・　・ ・　ＤＤＡ、 ３４　・　・ ・フレームメモｌへ ３６　・　・ ・表示装置、 実施例の構成説明図 ワード内アドレス 実施例 算 の作用説明図 へ２図 ワード内アドレス 従来例のペクト 第 ル描画作用説明図 ４図 FIG. 1 is an explanatory diagram of the configuration of this embodiment, FIG. 2 is an explanatory diagram of the operation of this embodiment, Figure 3 is an explanatory diagram of the configuration of the conventional example. Figure 4 is an explanatory diagram of the operation of the conventional example. It is. 10・ 12・ 14・ l　6　・ 18・ 20・ 22 φ 30・ ・Memory element part, ・Background register, ・Vector pattern register ・ALU, ・Operation register, ・Bit value match judgment circuit, ・Access control section ・Processor, 32・・ ・　DDA, 34・・ ・Go to frame memo l 36　・・ ・Display device, Configuration explanatory diagram of the embodiment address in word Example calculation Diagram explaining the action of Figure 2 address in word Conventional Pect No. Drawing action diagram Figure 4

Claims (1)

【特許請求の範囲】 背景パターンを記憶する背景パターン記憶手段（１０）
と、 背景パターン記憶手段（１０）から読み出された背景パ
ターンを保持する背景パターン保持手段（１２）と、 ビット列のデータで示されるベクトルパターンを保持す
るベクトルパターン保持手段（１４）と、両パターンを
ビット単位で演算するビット演算手段（１６）と、 演算の種別を指定する演算種別指定手段（１２）と、 背景パターン中で演算の対象とされたビットの値と演算
により得られたビットの値とが一致するか否かを判定す
るビット値一致判定手段（２０）と、 両ビット値が一致しないときにのみ背景パターン記憶手
段（１０）へ演算により得られたビット値を書き込むビ
ット値書込手段（２２）と、を有することを特徴とする
ベクトル描画演算回路。[Claims] Background pattern storage means (10) for storing a background pattern
, background pattern holding means (12) for holding the background pattern read from the background pattern storage means (10), vector pattern holding means (14) for holding the vector pattern represented by bit string data, and both patterns. bit operation means (16) for calculating bit by bit; operation type specifying means (12) for specifying the type of operation; a bit value match determination means (20) for determining whether the bit values match, and a bit value write for writing the bit value obtained by the calculation into the background pattern storage means (10) only when the two bit values do not match. 1. A vector drawing arithmetic circuit, comprising: a means for drawing (22).