JPH03131899A - パターン変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリに書込まれたＭ列ＸＮ行のパターンデ
ータを列方向で読出し出力するパターン変換回路に関す
る。

［従来の技術］ （１）背景 近年においては、イメージデータ等のパターンデータを
取扱うワードプロセッサ等の情報処理機器が用いられる
ようになっている。

このような情報処理機器では、メモリに格納されたパタ
ーンデータの方向を９０度変換して出力するパターン変
換回路が用いられるようになっている。

（２）メモリ及びパターンデータの構造第６図には、８
ビット単位でアクセス可能なメモリ１が示され、更に該
パターンメモリ１の各行には、０．１．２．・・・のア
ドレスが付与されている。

第７図には、メモリ１に格納されるパターンデータの構
造が示されている。メモリ１に格納されるパターンデー
タが、３行×５列に配置された単位パターンデータから
構成されるデータであり、更にこの単位パターンデータ
が縦８ビツト×横８ビツトのデータである場合、メモリ
１のアドレス０〜４をパターンデータの第０行の０ビツ
ト目に属する８ビツトデータＤ　　　Ｄ、　　・・・　
Ｄ４に０’　　　１ 順に割り当て、次にメモリ１のアドレス５〜９をパター
ンデータの第０行の１ビツト目に属するデータに割り当
てるというように、順次、データとパターンメモリ１と
を対応づけるならば、第７図に示される構造のパターン
データを第６図に示されるメモリ１に格納することがで
きる。

（３）第１の従来方法 次に、従来のパターン変換回路におけるパターン変換の
方法を説明する。

従来のパターン変換は、例えば特公昭６１−３２９９０
号公報に開示された装置で実現される。

第８図には、この従来装置によるパターン変換の方法が
概略的に示されている。

この従来方法においては、パターンデータはメモリーか
らｍビット（例えば８ビツト）毎に書込み／読出しされ
る。例えば、第７図において斜線で示される領域に書き
込まれたデータＸの読出しくいわゆる列読出し）を行お
うとする場合には、第８図において２で示されるレジス
タに、まずデータＤｏが読み出される。次に、アドレス
０と斜線領域とが交わるビット、すなわちデータＤ　の
先頭ビットのデータＸ　がレジスタ２内で左方向への１
ビットシフト動作により取出される。このビットデータ
Ｘｌは、他のレジスタ３に、右方向に１ビツトのシフト
により格納される。

この後に、前記レジスタ２にデータＤ５が読み出される
。データＤ。の読出しの際の動作と同様に、データＤ５
の先頭ビットのデータＸ２が前記レジスタ３に格納され
る。そして、この読出しが、アドレス３５まで繰り返さ
れると、斜線領域の先頭ビットデータＸｌがすべて読み
出され、レジスタ３に格納される。

なお、読出し対象である斜線領域がメモリ１の０列目で
ない場合は、前記レジスタ２における左方向へのシフト
が、読出し対象領域の属するビット位置付だけ行われる
。

このように、この従来方法においては、メモリ１の各行
ごとの読出し及びレジスタ２とレジスタ３のシフト動作
により、データの列読出しが行われ、パターンデータを
９０＠方向変換して出力することが可能である。

（４）第２の従来方法 また、従来のパターン変換方法としては、例えば第９図
に示されるような方法があり、この方法は、例えば特開
昭５５−１０６４７号公報に開示された装置において採
用されている。

この従来方法においては、前記レジスタ２に読み出され
た８ビツトのデータがいったん８ビツト×８ビツトのレ
ジスタ４に格納される。この読出し及び格納が８回繰返
され、前記レジスタ４へのデータの格納が終了したとき
に、このレジスタ４の０列についてレジスタ３への読出
しを行うことにより、第７図に示される斜線領域に格納
されている８ビツトデータが読出される。

［発明が解決しようとする課題］ （１）従来の問題点 しかしながら、従来においては、次のような問題点があ
った。

例えば、第８図に示される第１の従来方法においては、
ＣＰＵを用いてソフトウェアで処理する場合、メモリか
らのデータ読出しく１命令）及びレジスタのシフトに係
る命令（２命令）のフェッチサイクルが必要である。こ
の場合、第７図の斜線領域についての読出しには、アド
レス計算を除き、データ変換のみで３Ｘ８−２４フエツ
チサイクルが必要である。

また、第９図に示される第２の従来方法による回路にお
いては、同様にＣＰＵによれば、メモリ１からのデータ
読出し及びレジスタ４へのデータ書込み（２命令）及び
ビット列データの読出しく１命令）のフェッチサイクル
が必要であって、第７図の斜線領域のデータ取り出しに
は、２Ｘ８＋１−１７フエツチサイクルが必要である。

このように、従来のパターン変換方法におい１は、パタ
ーン変換に多大な命令フェッチサイクツ。

が必要であり、従ってＣＰＵの負担が大であり、変換速
度が遅い等の問題が生じていた。

（２）発明の目的 本発明は、このような問題点を解決すること蔓課題とし
てなされたものであり、命令フェッチカイクルが低減さ
れ、従って、ＣＰＵの負担が小きく、高速変換が実現可
能なパターン変換回路を扛倶することを目的とする。

［課題を解決するための手段］ 前記目的を達成するために、本発明は、ＣＰＬの列読出
し命令に応じて前記メモリに読出し信ηをｎ回発する制
御手段と、制御手段による読出し信号の発生に応じてパ
ターンデータの同じ列に【するｍビットのデータをアド
レス指定するアトトス指定手段と、ビット位置を指定す
るビット位惰指定手段と、読出し信号に基づいてアドレ
ス指双手段によりアドレス指定されるｍビットのデータ
がメモリから読出されるたびにビット位置指定手段によ
り指定されたビット位置のデータを選択して取出し、メ
モリからのｎ回の読出しの結果取出されたｎビットのデ
ータを出力する選択手段と、を備えたことを特徴とする
。

［作用コ 本発明のパターン変換回路においては、ＣＰＵから列読
出し命令が発せられたときに、制御手段からｎ回、読出
し信号が順次メモリ及び選択手段に供給される。さらに
、メモリに格納されたパターンデータが、アドレス指定
に応じてｍビット毎に読み出される。このアドレス指定
は、パターンデータの同じ列に属するデータを順次メモ
リから読出すように行われる。選択手段においては、こ
のようにして読出されたｍビットのデータのうち、ビッ
ト位置指定手段により指定されたビット位置のデータが
選択され取出され、’　ｎ行についての取出しの後にｎ
ビットのデータとして出力される。

従って、１個の列読出し要求でｎビットのデータが取出
され、このデータはパターンデータの列方向のデータと
なる。

［実施例コ 以下、本発明の好適な実施例を、図面に基づいて説明す
る。

なお、第６図乃至第９図に示される従来例と同様の構成
には、同一の符号を付し、説明を省略する。

（１）実施例の構成 第１図には、この実施例に係るパターン変換回路の構成
が示されている。以下、第１図に基づいて、この実施例
の構成を説明する。

（Ａ）実施例の全体構成 この実施例においては、ＣＰＵ５には、メモリ１の列読
出しの際にメモリ読出し信号ＭＲＤを所定回数（８回）
発する制御ユニット６が接続されている。制御ユニット
６には、列読出し時にデータの読出しにかかる物理アド
レスＳ　ｌ０ＡＤＨを逐次更新し、かつビット位置ＢＩ
ＴＡＤＲの指定を行うアドレスユニット７が接続されて
いる。また、前記制御ユニット６の発する信号ｓＩｏに
より制御され、前記アドレスユニット７及びＣＰＵ５が
それぞれ接続されたセレクタ８は、アドレスバスＡ−Ｂ
ＵＳ９を介してメモリ１に接続されている。　一方、前
記メモリｌは、列読出し時にビット位置ＢＩＴＡＤＨに
よりビットデータの選択を行う選択ユニット１ｏにデー
タバスＤ−ＢＵＳ１１を介して接続されている。またこ
の選択ユニット１０は、前記セレクタ１２に接続されて
いる。

また、前記選択ユニッ）１０は、前記制御ユニット６か
らのメモリ読出し信号ＭＲＤが入力可能に、該１１１ｍ
ユニット６に接続されている。

（Ｂ）アドレスユニット７の構成 第２図には、本発明の特徴に係るアドレスユニット７の
詳細な構成が示されている。

このアドレスユニット７は、Ｄ−ＢＵＳ　１１に接続さ
れたビット位置レジスタ１３、メモリ幅レジスタ１４及
びセレクタ１５と、該セレクタ１５に接続された物理ア
ドレスレジスタ１６と、該物理アドレスレジスタ１６及
びメモリ幅レジスタ１４に接続された加算器１７と、が
ら構成されている。また、前記加算器１７は前記セレク
タ１５の入力端に接続されている。

（Ｃ）選択ユニット１０の構成 第３図には、本発明の特徴に係る選択ユニット１０の詳
細な構成が示されている。

前記選択ユニット１０は、前記メモリ１から読出された
データのうち１ビツトをビット位置ＢＩＴＡＤＲにより
選択するセレクタ１８と、このセレクタ１８の出力をシ
リアル／パラレル変換するシフトレジスタ１９と、から
構成されている。

（２）実施例の動作 第４図には、本実施例の動作が概略的に示され、また第
５図には、この実施例の動作が詳細に示されている。以
下、第４図及び第５図に基づ（１て、この実施例の動作
を説明する。

（Ａ）通常モード まず、パターン変換を行わずに、データの書込み／読出
しを行う動作（通常モード動作）について説明する。

この場合、制御ユニット６は、信号５１０をｒＬＪレベ
ルとし、従来と同様に、ＣＰＵ５のメモリ書込み命令ま
たはメモリ読出し命令に応じて、メモリ１ヘメモリ書込
み信号ＭＷＲまたはメモリ読出し信号ＭＲＤを１回発生
する。信号ＳＩＯがｒＬＪレベルの時は、セレクタ８は
ＣＰＵ５からのアドレスを選択し、セレクタ１２はメモ
リ１の出力を選択するので、メモリ１に対する通常の書
込み及び読出し動作が実現される。

（Ｂ）パターン変換モード 次に、パターン変換回路の本来の目的機能であるパター
ン変換を行う際の動作（パターン変換モード動作）につ
いて説明する。

第５図には、この実施例における動作タイミングが詳細
に示されている。この図において、−点鎖線は各信号間
の同期連動関係、二点鎖線はデータシフトを表わしてい
る。。

まず、パターン変換動作に先立ち、前述の通常モード動
作によってビット位置レジスタ１３及びメモリ幅レジス
タ１４に読出すべきビット位置とパターンデータの幅を
示す値を設定する。この設定は、ＣＰＵ５から与えられ
る５ＴＡＴＵＳ及びアドレスに応じて、制御ユニット６
から発せられるＩ１０ライト信号１０Ｗ１〜３により行
われる。

次に、列読出し命令を実行するため、前記ＣＰＵ５から
前記制御ユニット６にＩ１０リードを示す５ＴＡＴＵＳ
　（ｒＬＪレベル）と特定のＩ１０アドレスが与えられ
ると、５ＴＡＴＵＳのｒＬＪレベルへの立下がり直後に
到来するクロックＰＣＬＫの立上がりにより、ＳＩＯが
立上がり、列読出しを表す値になる。ＳＩＯがｒＨＪレ
ベルになると、セレクタ８はアドレスユニット７からの
物理アドレス５ＩＯＡＤＨを選択してメモリ１に出力す
る。更に、ＲＥＡＤＹが立下がり、ＣＰＵ５にウェイト
がかかる。

次に、メモリ読出し信号ＭＲＤが、制御ユニット６から
クロックＰＣＬＫの所定周期（図においては４周期）毎
に８回発せられる。

メモリ読出し信号ＭＲＤが発せられると、前記物理アド
レスレジスタ１４の出力する物理アドレスＳ　１０ＡＤ
Ｒにより指定されたデータＤ１がメモリ１から読み出さ
れる。このデータＤ、は、Ｄ−ＢＵＳｌ　１を介して、
選択ユニット１０に供給される。

Ｒ択ユニット１０においては、アドレスユニット７が指
定するビット位置Ｂ　ＩＴＡＤＨに基づいて、メモリ１
から入力されるデータＤＩのうち１ビツトのデータ（第
４図においては斜線で示されている）が選択される。

この選択は、第３図に示されるセレクタ１８によって行
われる。すなわち、前記選択ユニット１０に入力される
データＤ１は、まずこの選択ユニット１０を構成するセ
レクタ１８に入力される。

また、このセレクタ１８には、前記アドレスユニット７
においてＩ１０ライト信号ｌ０ＷＩにより設定されてい
るビット位置Ｂ　ＩＴＡＤＨが入力されている。前記セ
レクタ１８においては、このビット位置Ｂ　ＩＴＡＤＨ
により指定されるビットのデータのみが、Ｑ端子から出
力され、シフトレジスタ１９に入力される。

前記シフトレジスタ１９においては、前記メモリ読出し
信号ＭＲＤが供給される毎に、前記セレクタ１８から入
力されたデータの１ビツトシフトが行われる。例えば、
第５図において２点鎖線で示されているように、メモリ
読出し信号ＭＲＤの立上がり毎に、Ｄ−ＢＵＳ　１１上
のデータがシフトレジスタ１９の７ビツト目に読み込ま
れ、既にこのシフトレジスタ１９に格納されたビットデ
ータが順次左に１ビツトシフトする。

更に、アドレスユニット７において、物理アドレス５Ｉ
ＯＡＤＨがメモリ幅の加算により更新される。

このとき、前記セレクタ１５は、ＳＩＯにより加算器１
７の出力を物理アドレスレジスタ１６に出力しており、
制御ユニット６からメモリ読出し信号ＭＲＤの発生に応
じて同様に８回出力されるＩ１０ライト信号１０Ｗ４ａ
、１０Ｗ５ａ、１０Ｗ６ａにより該物理アドレスレジス
タ１６の内容が一斉に書き替えられる。

この実施例においてはメモリ幅は５であるのでこの更新
された物理アドレスＳ　Ｉ　０ＡＤＲにより前記メモリ
ｌから読み出されるデータは、第４図に示されるように
、最初に読み出されたデータＤＩのアドレスに５を加え
たデータ、即ちデータＤ１＋５である。

このデータＤｉ＋５についても、同様にビット位置ＢＩ
ＴＡＤＲに基づ（ビットデータの選択及び前記シフトレ
ジスタ１９への格納が行われる。

そして、前記メモリ１からのデータ読出しが逐次、アド
レスユニット７において更新される物理アドレス５ＩＯ
ＡＤＨに基づいて８回行われると、前記シフトレジスタ
１９の内容は、前記メモリ１からの出力に係るデータか
ら前記ＢＩＴＡＤＲの指定により抽出した８ビツトのデ
ータＸとなる。

第５図においては、前記メモリ１から８回目に読み出さ
れるデータＤＩ＋３５からの選択ユニット１９への入力
に先立ち、前記制御ユニット６から発せられるＲＥＡＤ
Ｙが立上げられている。このＲＥＡＤＹの立上がりは、
ＰＣＬＫによりラッチされ、前記ＣＰＵ５のウェイトを
解除する。前記ＣＰＵ５は、ウェイトが解除されると、
５ＴＡＴＵＳを立上げる。この５ＴＡＴＵＳの立上がり
は、この５ＴＡＴＵＳがＩ１０リードを示すＳ　ＴＡＴ
ＵＳでなくなることを意味する。

そして、データＸがシフトレジスタ１９に格納された後
のタイミングにおいて、制御ユニット６から出力される
Ｒ／Ｗがリードを示しているので、このデータＸがバッ
ファ２０及びＤＡＴＡ−ＢＵＳ２１を介してＣＰＵ５に
読み込まれる。

しかるうちに、ＳＩＯは立下げられる。即ち、前記ＣＰ
Ｕ５は、前記セレクタ８を介してメモリ１にアドレス指
定可能に接続され、回路が通常モード動作に復帰する。

なお、図においては５ＴＡＴＵＳより先にＲＥＡＤＹが
立ち上がっているが、この順は逆でもかまわない。ビッ
ト位置ＢＩＴＡＤＨを変更せず、引続き列読出しを行う
場合、レジスタ１３及び１６の内容の再設定は不要であ
る。また、メモリ幅レジスタ１４の内容は、データ構造
が変わらない限り、設定しなおす必要はない。

以上に述べた実施例においては、選択ユニット１０にお
いて、シフトレジスタ１９を用いてデータのシリアル／
パラレル変換を行っていたが、このシフトレジスタ１９
に替えて８ビツトメモリを用いることもできる。この場
合には、この８ビツトメモリへの格納アドレスを指定す
るためのライト信号が必要となる。

また、前記シフトレジスタ１９にリード信号を供給して
、所望の時点において、該シフトレジスタ１９の記憶内
容を出力するようにしても構わない。

この実施例においては、従来例についての計算では除外
したアドレス計算分を加えても、パターン変換に係る命
令フェッチサイクルは、ビットアドレスレジスタ設定（
１命令）メモリ幅レジスタ設定（２命令）、物理アドレ
スレジスタ設定（３命令）、及びＩ１０リードにより行
われるパターン変換（１命令）の７フエツチサイクルに
すぎない。この数値は、前述の第８図及び第９図に示さ
れる従来方法と比べ、著しく低減された値である。

従って、この実施例においては、命令フエツチサイクル
を低減可能であり、ＣＰＵ５の負担が軽減される。

［発明の効果］ 以上説明したように、本発明のパターン変換回路によれ
ば、１回の列読出し命令でｎビットデータの列読出しを
行え、命令フェッチサイクルを低減して、ＣＰＵの負担
軽減と変換速度の向上という効果を得ることが可能であ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例に係るパターン変換回路の
構成を示す構成図、 第２図は、この実施例におけるアドレスユニットの構成
を示す構成図、 第３図は、同様にこの実施例における選択ユニットの構
成を示す構成図、 第４図は、この実施例の動作原理を示す動作原理図、 第５図は、この実施例の動作タイミングを示すタイミン
グチャート、 第６図は、メモリの構成を示す構成図、第７図は、 第８図は、 第９図は、 である。 １　・・・ ５　・・・ ６　・・・ ７　・・・ １０　・・・ Ｄｌ　・・・ Ｘ　・・・ メモリ ＣＰＵ 制御ユニット アドレスユニツ 選択ユニット データ 出力データ パターンデータの構造を示すマツプ、 第１の従来方法の原理を示す原理図、 第２の従来方法の原理を示す原理図 ト

Claims (1)

1. 【特許請求の範囲】 Ｍ列×Ｎ行のパターンデータを記憶し、ｍビットごとに
   ＣＰＵによってアクセスされるメモリを含むパターン変
   換回路において、 ＣＰＵの列読出し命令に応じて前記メモリに読出し信号
   をｎ回発する制御手段と、 前記制御手段による読出し信号の発生に応じて、前記パ
   ターンデータの同じ列に属するｍビットのデータをアド
   レス指定するアドレス指定手段と、ビット位置を指定す
   るビット位置指定手段と、前記読出し信号に基づいて、
   前記アドレス指定手段によりアドレス指定されるｍビッ
   トのデータが前記メモリから読出されるたびに、前記ビ
   ット位置指定手段により指定されたビット位置のデータ
   を選択して取出し、前記メモリからのｎ回の読出しの結
   果取出されたｎビットのデータを出力する選択手段と、 を備えたことを特徴とするパターン変換回路。