JPH03126994A - Information processor - Google Patents

Abstract

PURPOSE:To facilitate the rotation and synthesis of characters by adding an address up-down control circuit which controls the up and down of memory addresses. CONSTITUTION:This processor has a 1st memory 1 which stores the character patterns, etc., of dot expression in two-dimensional configuration and a 2nd memory 2 which stores the character patterns, etc., in the form of image patterns. The reading out direction is changed in forward and backward directions discretely with an X-axis direction and a Y-axis direction for the purpose of reading out the 1st and 2nd memories 1, 2 as the internal counter of a memory control circuit 3 is counted up and down by the commands of address up-down control circuits 6, 7. The dot pattern signal B read out of the 1st memory 1 and the dot pattern signal D read out of the 2nd memory 2 are logically synthesized in the memory control circuit 3. The logically synthesized data formed by using the rotated character, etc., is easily generated in this way.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置、特に、表示装置等の情報処理
装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device, and particularly to an information processing device such as a display device.

〔従来の技術〕[Conventional technology]

第１３図はこの種の表示装置等の情報処理装置の構成を
示すプロクク図である。FIG. 13 is a schematic diagram showing the configuration of an information processing device such as this type of display device.

第１のメモリ１及び第２のメモリ２に文字信号等が格納
されて分り、ＣＰＵ５からのコマンド信号Ｆにより、メ
モリ制御回路８が第１メモリ１及び第２メモリ２へそれ
ぞれのアドレス信号Ａ、Ｃを送出し、指定したアドレス
からデータ信号Ｂ。It can be seen that character signals etc. are stored in the first memory 1 and the second memory 2, and in response to the command signal F from the CPU 5, the memory control circuit 8 sends the address signals A, Send C and data signal B from the specified address.

Ｄを受け、順次そのデータを合成する。D, and sequentially synthesize the data.

メモリ制御回路８が、第２メモリ２への転送先アドレス
信号Ｃ及びデータ信号りを送出することで、メモリ制御
回路８での合成データが第２メモリ２へ書き込まれる。The memory control circuit 8 sends a transfer destination address signal C and a data signal to the second memory 2, so that the composite data in the memory control circuit 8 is written to the second memory 2.

第２メモリ２から表示信号Ｅが出力装置４に与えられ出
力装置４に９いて文字等が出力される。The display signal E is applied from the second memory 2 to the output device 4, and the output device 4 outputs characters and the like.

またこのメモリ制御回路８は、第２メモリへ書き込むた
めの、Ｘ軸方向、Ｙ軸方向のアドレスを個別に正逆方向
に転換できる。Further, this memory control circuit 8 can individually convert the addresses in the X-axis direction and Y-axis direction for writing into the second memory into forward and reverse directions.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の情報処理装置は、例えば第１メモリ（Ｃ
Ｇ；キャラクタゼネレータ）から読み出した文字等を上
下逆にし、第２メモリから読み出した文字信号と合成さ
せる必要がある場合、第１に第１メモリから読み出した
文字信号を一度第２メモリへ転送し、別に設けた文字信
号等回転装置等で上下逆に回転した後、元の文字信号と
合成する必要がある。第２に合成する文字等のパターン
はすべて第１メモリ中に格納されている必要があり、例
えば上下逆の文字等を表示する必要がある場合は、その
ようなパターンを独立の文字として予め用意して訃〈必
要がある。The conventional information processing device described above has, for example, a first memory (C
If it is necessary to turn the characters read out from the character generator (G; , it is necessary to rotate the character signal upside down using a separately provided character signal rotation device, etc., and then combine it with the original character signal. Second, all patterns such as characters to be synthesized must be stored in the first memory. For example, if it is necessary to display upside-down characters, etc., such patterns must be prepared in advance as independent characters. It is necessary to die.

前記第１の場合は、−回の起動で文字信号の回転合成が
できず、データ転送時間の増大を招く欠点があり、第２
の場合は、絽１のメモリの増大を招き、装置が高価とな
る欠点があった。In the first case, character signals cannot be rotated and synthesized in - times of activation, resulting in an increase in data transfer time.
In this case, there was a disadvantage that the memory of the cell 1 would increase and the device would become expensive.

そこで本発明の目的は、回転文字等を用いた論理合成デ
ータを容易に発生させることができる情報処理装置を提
供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an information processing device that can easily generate logical synthesis data using rotated characters and the like.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の情報処理＆置は、ドツト表現の文字パターン等
を横方向（Ｘ軸方向）と縦方向（Ｙ軸方向）の２次元の
配列で記憶する第１のメモリとその文字パターン等を表
示装置等に出力するためのイメージパターンとして記憶
する第２のメモリとを備え、その第１のメモリに記憶さ
れた文字パターン等の各ドツトの情報をＸ軸方向に１行
を読み出すごとにＹ軸方向に行を送って順次読み出すと
共に、第２のメモリに記憶されたイメージパターンの各
ドツトの情報を第１メモリを読み出すのと同様に、Ｘ軸
方向に１行を読み出すごとにＹ軸方向に行を送って順次
読み出し、第１のメモリと第２のメモリから読み出した
データを順次合成する手段を有するｆＲ報処理装置に２
いて、第１のメモリ、第２のメモリを読み出すためのＸ
軸方向、Ｙ軸方向に対して別個に正逆方向に読み出しを
転換できるメモリ制御回路を備えることにより構成され
る。The information processing and storage of the present invention includes a first memory that stores character patterns, etc. in dot representation in a two-dimensional array in the horizontal direction (X-axis direction) and vertical direction (Y-axis direction), and displays the character patterns, etc. and a second memory for storing image patterns to be output to a device, etc., and each time the information of each dot such as a character pattern stored in the first memory is read out in the X-axis direction, the Y-axis In the same way as reading the information of each dot of the image pattern stored in the second memory from the first memory, every time one row is read in the X-axis direction, the data is read out in the Y-axis direction. 2 to an fR information processing device having means for sending and sequentially reading rows and sequentially combining the data read from the first memory and the second memory.
X for reading the first memory and second memory
It is constructed by including a memory control circuit that can switch readout in the forward and reverse directions separately with respect to the axial direction and the Y-axis direction.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する、第１図は
、本発明の一実施例のブロックである。Next, the present invention will be explained with reference to the drawings. FIG. 1 shows a block diagram of an embodiment of the present invention.

メモリ制御回路３は、メモリ制御＠ｗ！８に一部機能追
加しＪ、に信号を受けつけられるようにしたものである
。アドレスアップダウン制御回路６゜７は新たに追加し
たアドレスアップダウン制御回路である。アドレスアッ
プダウン制御回路６，７がメモリ制御回路３に含１れて
も差し支えないが、ここでは説明するため別個にした。The memory control circuit 3 performs memory control @w! Some functions have been added to J.8 so that it can receive signals from J. Address up/down control circuit 6.7 is a newly added address up/down control circuit. Although the address up/down control circuits 6 and 7 may be included in the memory control circuit 3, they are separated here for the sake of explanation.

第１メモリ１には、第２図の第１メモリのような文字信
号が、第２メモリ２には、第３図の第２メモリのような
罫線信号が記憶されている。The first memory 1 stores character signals as in the first memory in FIG. 2, and the second memory 2 stores ruled line signals as in the second memory in FIG.

ＣＰＵ（中央処理装置は）５はメモリ制御回路３にメモ
リ制御回路３が第１メモリ１及び第２メモリ２を制御す
るためのコマンド信号Ｆを送出すると共に、ＣＰＵ５は
、アドレスアップダウン制御回’ｊ８６．７にアドレス
アップダウン制御回路６゜７がメモリ制御回路３の内部
アドレスカウンタを制御するためのメモリ制御回路制御
信号Ｊ、にの基本となるアドレス制御基本信号を送出す
る。The CPU (central processing unit) 5 sends a command signal F to the memory control circuit 3 for the memory control circuit 3 to control the first memory 1 and the second memory 2, and the CPU 5 also sends an address up/down control circuit. At j86.7, the address up/down control circuit 6.7 sends out an address control basic signal that is the basis of the memory control circuit control signal J for controlling the internal address counter of the memory control circuit 3.

そうして、メモリ制御回！２ｉ３は、メモリ制御回路制
御信号Ｊ、にの指令を受けると、第１メモリまたは第２
メモリ読み出しに対してアップまたはダウンしたメモリ
アドレスＡ、Ｃを送出する。Then, memory control time! 2i3, upon receiving a command from the memory control circuit control signal J, controls the first memory or the second memory.
Sends memory addresses A and C that have gone up or down for memory reading.

これらのメモリアドレスＡ、Ｃに応じて第１メモリから
読み出されたドツトパターン角号Ｂと第２メモリから読
み出されたドブドパターン信号りはメモリ制御回路３内
部で論理合成される。次にメモリ制御回路３から、第２
メモリ２ヘアドレス信号Ｃと論理合成されたドブドパタ
ーン信号が送出される。The dot pattern angle number B read out from the first memory in accordance with these memory addresses A and C and the dot pattern signal read out from the second memory are logically synthesized within the memory control circuit 3. Next, from the memory control circuit 3, the second
A dot pattern signal logically combined with the address signal C to the memory 2 is sent out.

出力ｊｊｃ置４へは、第２メモリ２から読み出されたイ
メージ信号Ｅが送出される。The image signal E read out from the second memory 2 is sent to the output jjc location 4.

ここで、アドレスアップダウン制御回路６．７の指令で
メモリ制御回路３内部カウンタがアップダウンすること
により第５図、第五図、第９図。Here, the internal counter of the memory control circuit 3 is increased or decreased according to the commands from the address up/down control circuit 6.

第１１図のようなイメージ信号が第２メモリ２に生成さ
れる。An image signal as shown in FIG. 11 is generated in the second memory 2.

即ち、これら第５図、第７図、第９図、第１１図は第１
メモリ１０Ｆという文字信号と第２メモリ２の罫線信号
を論理合成したものである。第２図、第３図でＸは横方
向、Ｙは縦方向、（＋）はメモリ制御回路３内部のメモ
リ読み出しアドレスカウンタアップした場合の方向を示
している。That is, these figures 5, 7, 9, and 11 are
This is a logical combination of the character signal ``memory 10F'' and the ruled line signal of the second memory 2. In FIGS. 2 and 3, X indicates the horizontal direction, Y indicates the vertical direction, and (+) indicates the direction when the memory read address counter inside the memory control circuit 3 is incremented.

例えば第５図は第４図で示すように、第１メモリ、第２
メモリ読み出しのＸ、Ｙアドレスを＋、第２メモリ書き
込みのＸ、Ｙアドレスを子方向にカウントしたときに、
第１メモリのＦと第２メモリの罫線が合成されて第２メ
モリでＦとなることを表わしている。For example, in FIG. 5, as shown in FIG.
When counting the memory read X and Y addresses + and the second memory write X and Y addresses in the child direction,
This indicates that the F in the first memory and the ruled line in the second memory are combined to form F in the second memory.

また、第６図は第７図の文字信号となるためのメモリの
読み出し書き込み方向を、第８図は第９図の文字信号と
なるためのメモリの読み出し書き込み方向を、第１０図
は第１１１￥Ｊの文字信号となるためのメモリの読み出
し書き込み方向を夫々表わしている。なか、第１メモリ
、第２メモリの読み出し方向、第２メモリの書き込み方
向は、第４図、に６図、第８図、第１０図以外にもある
。Also, FIG. 6 shows the read/write direction of the memory for the character signal shown in FIG. 7, FIG. 8 shows the read/write direction of the memory for the character signal shown in FIG. 9, and FIG. They respectively represent the reading and writing directions of the memory for the character signal ¥J. Among these, there are read directions of the first memory and second memory, and write directions of the second memory other than those shown in FIGS. 4, 6, 8, and 10.

第８図のように第１メモリのＸ方向の読み出しが−（マ
イナス）方向の場合、第１２図に示すように、データピ
クトの入れ換えを行なって第２メモリから読み出したデ
ータとの論理合成を行なわなければならない。If the readout in the X direction of the first memory is in the - (minus) direction as shown in Figure 8, the data pictographs are replaced and logically synthesized with the data read out from the second memory as shown in Figure 12. must be done.

第１２図はデータビット数が８ビット単位の場合である
が、第１メモリだけでなく、第２メモリのＸ方向の読み
出しが一方向のときもこのようなビプトの入れ換えが行
なわれる。Although FIG. 12 shows the case where the number of data bits is in units of 8 bits, such biput swapping is performed not only when reading from the first memory but also from the second memory in the X direction is unidirectional.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、メモリアドレスのアッ
プダウンを制御するアドレスアップダウン制御回路を付
加するだけでその実用化が容易であるという効果がある
。As described above, the present invention has the advantage that it can be easily put into practical use by simply adding an address up/down control circuit for controlling up/down of memory addresses.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すプロクク図、第２図は
第１メモリのＦ文字信号を示す図、第３図は第２メモリ
の罫線信号を示す図、第４図、第６図、羊８図、第１０
図は第１メモリと第２メモリの内容を合成して第２メモ
リへ文字信号を転送する時の各メモリの読み出し及び書
き込み方向を示す解明図、第５図、第７図、第９図、第
１１図は第１メモリと第２メモリの内容を合成して第２
メモリへ転送したとき、第２メモリの状態を示す説明図
、第１２図は第１メモリ、または第２メモリを読みだす
Ｘアドレスが一方向にカウントしたときのデータビット
の入れ換え状態を示す説明図、第１３図は従来の一例を
示すプロ１り図である。 工・・・・・・第１メモ１ハ２−　・、、第２メモリ、
３・・・・・・メモリ制御回路、４・・・・・・出力装
置、５・・・・・・ＣＰＵ。 ６．７・・・・・・アドレスアップダウン制御回路。FIG. 1 is a program diagram showing one embodiment of the present invention, FIG. 2 is a diagram showing the F character signal of the first memory, FIG. 3 is a diagram showing the ruled line signal of the second memory, FIGS. Figure, Sheep Figure 8, No. 10
The figures are diagrams showing the reading and writing directions of each memory when the contents of the first memory and the second memory are combined and the character signal is transferred to the second memory, Fig. 5, Fig. 7, Fig. 9, Figure 11 shows how the contents of the first memory and the second memory are combined to create the second memory.
An explanatory diagram showing the state of the second memory when transferred to the memory. Fig. 12 is an explanatory diagram showing the state of data bit swapping when the X address reading the first memory or the second memory is counted in one direction. , FIG. 13 is a professional diagram showing an example of the conventional system. Mechanism... 1st memo 1c 2- ・, 2nd memory,
3...Memory control circuit, 4...Output device, 5...CPU. 6.7...Address up/down control circuit.

Claims (1)

【特許請求の範囲】[Claims] 　ドット表現の文字パターン等を横方向（Ｘ軸方向）と
縦方向（Ｙ軸方向）の２次元の配列で記憶する第１のメ
モリとその文字パターン等を表示装置等に出力するため
イメージパターンとして記憶する第２のメモリとを備え
、前記第１のメモリに記憶された文字パターン等の各ド
ットの情報をＸ軸方向に１行を読み出すごとにＹ軸方向
に行を送って順次読み出すと共に、前記第２のメモリに
記憶されたイメージパターンの各ドットの情報を前記第
１メモリを読み出すのと同様にＸ軸方向に１行を読み出
すごとにＹ軸方向に行を送って順次読み出し、前記第１
のメモリと第２のメモリから読み出したデータを順次合
成する手段を有する情報処理装置において、前記第１の
メモリ、第２のメモリを読み出すためのＸ軸方向、Ｙ軸
方向に対して別個に正逆方向に読み出し方向を転換でき
るメモリ制御回路を備えたことを特徴とする情報処理装
置。A first memory that stores character patterns expressed in dots in a two-dimensional array in the horizontal direction (X-axis direction) and vertical direction (Y-axis direction); and a second memory for storing information on each dot such as a character pattern stored in the first memory, and sequentially reads out the information of each dot such as a character pattern stored in the first memory by sending a line in the Y-axis direction every time one line is read in the X-axis direction, and The information of each dot of the image pattern stored in the second memory is read out sequentially by sending a row in the Y-axis direction every time one row is read in the X-axis direction, similarly to reading out the first memory. 1
In an information processing device having means for sequentially synthesizing data read from a memory and a second memory, there is provided a means for sequentially combining data read from the first memory and the second memory. An information processing device comprising a memory control circuit that can change the reading direction in the opposite direction.