JPH03123981A - Image filter circuit - Google Patents

Abstract

PURPOSE:To realize simple and high-speed processing by constituting an image filter by inputting image data to a shift register, and logical-operating an image element interposed between under-mentioned two points according to the state of the specified two points of the data in a shifting process. CONSTITUTION:In this example, the white run of the run length below an integer (n) latched in a register 1 is eliminated. The image data inputted serially from an input terminal 19 is outputted through FFs 4 to 7 and OR gates 8 to 10. The bit pattern of three bits shown in a separate figure is generated by a mask generation circuit 3 according to the value of (n) latched in the register 1. By applying logic between this bit pattern and the output three bits of the gates 8 to 10 by logic gates 11 to 15, the logic whether the white run length of the image data in the shift register constituted of the FFs 4 to 7 is shorter than the integer (n) latched in the register 1 or not is outputted to the output side of an AND gate 15. When the white run length is shorter than the integer (n) latched in the register 1, filter processing is executed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はラスタスキャンされた２値画像の空間周波数に
ついてフィルタ動作をする画像フィルタ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image filter circuit that performs a filter operation on the spatial frequency of a raster-scanned binary image.

〔従来の技術〕[Conventional technology]

従来、この種の画像処理は画像データをメモリ上に展開
しておき、ＣＰＵ等を使用してソフトウェアにより演算
をした後、再度メモリに書き込むことにより、空間周波
数に関するフィルタ動作を実現していた。Conventionally, in this type of image processing, image data is developed on a memory, and after calculation is performed by software using a CPU or the like, the data is written to the memory again, thereby realizing a filter operation regarding spatial frequency.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の画像フィルタ回路は、ＣＰＵによるソフ
トウェア処理のため、処理速度が比較的遅＜、ＣＰＵシ
ステムに関するハードウェアの盆が多くなるという問題
点があった。The above-described conventional image filter circuit has problems in that the processing speed is relatively slow because the software processing is performed by the CPU, and the number of hardware components related to the CPU system increases.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の画像フィルタは、ラスタスキャンされた２値画
像データをラスタスキャンされた順番ニジリアルに入力
し、スキャン方向の空路周波数に関して画素データのフ
ィルタ動作をする画像フィルタ回路において、前記２値
画像データをシフトレジスタによりシフトレ、シフトす
る過程で、シフトデータのうちのある２つのデータに注
目して前記２つのデータの状態に応じ前記２つのデータ
に挟まれる画素に対し、論理的操作をすることによりフ
ィルタ動作をする機構を有して構成される。The image filter of the present invention inputs raster-scanned binary image data in the raster-scanned order and performs a filtering operation on pixel data with respect to the air path frequency in the scanning direction. In the process of shifting by a shift register, a filter is created by focusing on two data of the shift data and performing logical operations on the pixels sandwiched between the two data according to the state of the two data. It is constructed with a mechanism that operates.

〔実施例〕〔Example〕

次に本発明について、図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例の回路図である。この実施例
はレジスタ１にラッチされる整数ｎ以下のラン長の白ラ
ンを消去する回路である。入力端子１９よりシリアルに
入力された画像データは、フリップフロップ４〜７とＯ
Ｒゲート８〜１０を経て、出力端子２１より出力される
。この過程に於いて、次のように機能ブロックが動作し
、フィルタ動作をする。レジスタｌにラッチされたｎの
値によって、マスク生成回路３により、第２図のような
３ビツトのビットパターンが生成される。FIG. 1 is a circuit diagram of an embodiment of the present invention. This embodiment is a circuit for erasing a white run latched in register 1 and having a run length less than or equal to an integer n. The image data serially input from the input terminal 19 is sent to the flip-flops 4 to 7 and O
The signal is output from the output terminal 21 after passing through the R gates 8 to 10. In this process, the functional blocks operate as follows to perform a filter operation. A 3-bit bit pattern as shown in FIG. 2 is generated by the mask generation circuit 3 based on the value of n latched in the register l.

このビットパターンとＯＲゲート８〜１０の出力３ビツ
トの間で、論理ゲート１１〜１５により、論理をとるこ
とにより、フリップフロップ４〜７により構成されるシ
フトレジスタ中にある、画像データの白ラン長が１のレ
ジスタにラッチされている整数ｎよりも小さいか、小さ
くないかの論理がＡＮＤゲート１５の出力側に出力され
る。By performing logic between this bit pattern and the three output bits of OR gates 8 to 10 using logic gates 11 to 15, the white run of the image data in the shift register constituted by flip-flops 4 to 7 is determined. A logic indicating whether the length is smaller than or not smaller than the integer n latched in the 1 register is output to the output side of the AND gate 15.

白ラン長がレジスタ１にラッチされる整数ｎよりも小さ
い場合、フィルタ処理がなされる。次に、このフィルタ
処理をする／しないの論理を図を用いて説明する。If the white run length is less than the integer n latched in register 1, filtering is performed. Next, the logic of whether or not to perform this filter processing will be explained using a diagram.

第４図は、第１図のシフトレジスタで保持できる５画素
の画素データの配列の概念図である。１つの箱が、１画
素に対応し、左から入力端子１９の入力、フリップフロ
ップ４の出力、フリップフロップ５の出力、フリップフ
ロップ６の出力、フリップフロップ７の出力に対応する
。FIG. 4 is a conceptual diagram of the arrangement of pixel data of five pixels that can be held by the shift register of FIG. 1. One box corresponds to one pixel, and from the left corresponds to the input of input terminal 19, the output of flip-flop 4, the output of flip-flop 5, the output of flip-flop 6, and the output of flip-flop 7.

第４図において、左から、第１，２・・・・・・５画素
と呼ぶことにする。In FIG. 4, from the left, they will be referred to as 1st, 2nd, . . . 5th pixel.

第５図は、第４図のフォーマットで、フィルタ処理をす
る場合のシフトレジスタ内の画素の状態の組み合わせを
示したものである。黒画素は黒、白画素は白の箱で示し
ている。第５図では、フィルタ処理をする画素データ配
列とそのときの整数ｎの値を示しているが、これらから
れかるように、第５画素が黒で、かつ、第４画素に連続
な白ランが、ｎ画素以下の時に、フィルタ処理をすると
いうようになっている。本実施例ではフィルタ処理をす
るか否かの論理決定は、第５画素とｎ画素だけはさんだ
第（４−ｎ）画素の２点を見て、その２点が黒画素であ
れば、それらにはさまれる画素はすべて黒画素に修正す
るという手法によっている。FIG. 5 shows combinations of pixel states in the shift register when filter processing is performed in the format of FIG. 4. Black pixels are shown in black, and white pixels are shown in white boxes. Figure 5 shows the pixel data array to be filtered and the value of the integer n at that time.As can be seen from these, the 5th pixel is black and the 4th pixel is a continuous white line. is less than n pixels, filter processing is performed. In this embodiment, the logical decision as to whether or not to perform filter processing is to look at two points, the 5th pixel and the (4-n)th pixel sandwiched by n pixels, and if those two points are black pixels, then This method uses a method in which all pixels caught between the two are changed to black pixels.

次に、第４−ｎ画素と第５画素にはさまれる画素の黒画
素への修正手法について説明する。Next, a method of modifying the pixel sandwiched between the 4-nth pixel and the 5th pixel to a black pixel will be described.

レジスタ１にラッチされている整数ｎの値によってマス
ク生成回路２により、第３図のような３ビツトのビット
パターンが生成される。前記のような手法によりフィル
タ処理をするという論理が生成された場合、ＡＮＤゲー
ト１５より「１」が出力され、マスク生成回路２の出力
Ａ、Ｂ、Ｃの出力がＯＲゲート８〜１０の入力に到達す
る。Based on the value of the integer n latched in the register 1, the mask generation circuit 2 generates a 3-bit bit pattern as shown in FIG. When the logic to perform filter processing is generated by the method described above, "1" is output from the AND gate 15, and the outputs A, B, and C of the mask generation circuit 2 are input to the OR gates 8 to 10. reach.

ＡＮＤゲート１５の出力が「１」の状態で、シフトレジ
スタに入力端子２０よりクロックが入力されると、ＯＲ
ゲート８〜１０の出力がフリップフロップ５〜７にラッ
チされる。マスク生成回路２で生成されるビットパター
ンは、第２〜４画素と論理和がとられており、シフトレ
ジスタがシフト動作をした際に、ＯＲゲート８〜１ｏの
出力が「１」になるようにマスク生成回路２で生成され
るビットパターンを決めてやることにより、シフト過程
の画素データの黒画素への修正がなされる。When the output of the AND gate 15 is "1" and a clock is input from the input terminal 20 to the shift register, the OR
The outputs of gates 8-10 are latched into flip-flops 5-7. The bit pattern generated by the mask generation circuit 2 is ORed with the second to fourth pixels, so that when the shift register performs a shift operation, the outputs of the OR gates 8 to 1o become "1". By determining the bit pattern to be generated by the mask generation circuit 2, the pixel data in the shift process is corrected to black pixels.

第３図のビットパターンは、フィルタ処理をするという
論理が成り立った際に、フィルタ処理をする／しないを
決定するために注目する、前述の２点の第５画素と第（
４−ｎ）画素とにはさまれる画素がシフトレジスタのシ
フト動作時に黒画素に修正されるようにｎの値に応じて
決定されたものである。The bit pattern in Figure 3 is the fifth pixel and (
It is determined according to the value of n so that the pixel sandwiched between the pixel 4-n) and the pixel 4-n is modified to be a black pixel during the shift operation of the shift register.

このように、画素データがシフトレジスタによりシフト
されていく過程において、空間周波数の逆数のデイメン
ジョンに相当する整数ｎにより注目画素を決定し、注目
画素の状態により、フィルタ処理をするかどうかを決定
し、シフトデータパスの途中にＯＲゲートを挿入し、論
理和の形で適切なビットパターンをシフトデータに組み
合わせることにより、画素データの修正を行ない、これ
により白画素に対するフィルタ動作を実現することがで
きる。In this way, in the process of pixel data being shifted by the shift register, the pixel of interest is determined by an integer n corresponding to the dimension of the reciprocal of the spatial frequency, and whether or not to perform filter processing is determined depending on the state of the pixel of interest. Then, by inserting an OR gate in the middle of the shift data path and combining an appropriate bit pattern with the shift data in the form of a logical sum, the pixel data is modified, thereby realizing a filter operation for white pixels. I can do it.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、マスクスキャンされた画
像データをシフトレジスタに入力し、シフト過程のデー
タの特定の２点の状態に応じて２点にはさまれる画素に
論理的操作をするという手法で、画像フィルタ回路を構
成し、これによりハードウェアの量を少なくでき、かつ
、高速な処理が実現できるという効果がある。As explained above, the present invention inputs mask-scanned image data into a shift register, and performs logical operations on the pixels sandwiched between the two points according to the state of two specific points of the data during the shift process. By using this method, an image filter circuit is configured, which has the advantage of reducing the amount of hardware and realizing high-speed processing.

説明図である。It is an explanatory diagram.

１・・・・・・２ビツトレジスタ、２，３・・・・・・
３ビツトマスク生成回路、４〜７・・・・・・Ｄ型フリ
ップフロッフ、８〜１０・・・・・・ＯＲゲート、１１
〜１３・旧・・ＡＮＤゲート、　１４・・・・・・ＯＲ
ゲート、　１５〜１８ＡＮＤゲート、１９・・・・・・
画像データ入力端子、２ｏ・・・・・・シフトレジスタ
クロック入力端子、２１・・・・・・画像データ出力端
子。1...2 bit register, 2,3...
3-bit mask generation circuit, 4-7...D-type flip-flop, 8-10...OR gate, 11
~13・Old・・AND gate, 14・・・・OR
Gate, 15-18 AND gate, 19...
Image data input terminal, 2o...shift register clock input terminal, 21...image data output terminal.

Claims (1)

【特許請求の範囲】[Claims] ラスタスキャンされた２値画像データをラスタスキャン
された順番にシリアルに入力し、スキャン方向の空間周
波数に関して画素データのフィルタ動作をする画像フィ
ルタ回路において、前記２値画像データをシフトレジス
タによりシフトし、シフトする過程でシフトデータのう
ちのある２つのデータに注目して前記２つのデータの状
態に応じ前記２つのデータに挟まれる画素に対し、理論
的操作をすることによりフィルタ動作をする機構を有し
たことを特徴とする画像フィルタ回路。In an image filter circuit that serially inputs raster-scanned binary image data in the raster-scanned order and performs a filtering operation on pixel data with respect to the spatial frequency in the scan direction, the binary image data is shifted by a shift register; It has a mechanism that focuses on two data of the shifted data during the shifting process and performs a filter operation by performing theoretical operations on pixels sandwiched between the two data according to the state of the two data. An image filter circuit characterized by: