JPH0311639A - Manufacture of semiconductor device - Google Patents
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
本発明はＳ／Ｄ領域が、浅く低不純物濃度である部分と
深く高不純物濃度である部分から成る、いわゆるＬＤＤ
構造の、絶縁ゲート型トランジスタ（ＭＯＳ）ランジス
タ）の製造方法に関し、浅い部分のＳ ／ Ｄ ｖ４域
とゲート電極とが重なりを持つ構造を容易に形成し得る
製造方法の提供を目的とし、
ゲート電極形成位置に設けたマスク・パターンを選択注
入のマスクとして浅いＳ ／ Ｄ ％５域形成のための
イオン注入を行った後、該パターンの側面に選択注入の
マスクとなる側壁を追加して再度イオン注入を行い、通
常のＳ ／ Ｄ 領域を形成する工程を包含して構成さ
れる。[Detailed Description of the Invention] [Summary] The present invention provides a so-called LDD in which the S/D region consists of a shallow portion with a low impurity concentration and a deep portion with a high impurity concentration.
The purpose of the present invention is to provide a method for manufacturing an insulated gate transistor (MOS) structure, which can easily form a structure in which the shallow S/Dv4 region and the gate electrode overlap. After performing ion implantation to form a shallow S/D%5 region using the mask pattern provided at the formation position as a selective implantation mask, ions are added again to the sides of the pattern to serve as a selective implantation mask. The method includes the steps of performing an implant and forming a conventional S/D region.
本発明は絶縁ゲート型トランジスタ（以下、通称に従い
ＭＯＳ）ランジスクと表記）の製造方法に関わり、特に
浅い低不純物濃度部分と深い高不純物濃度部分から成る
Ｓ ／ Ｄ ６Ｎ域を形成する処理法に関わる。The present invention relates to a method of manufacturing an insulated gate transistor (hereinafter referred to as MOS transistor), and particularly relates to a processing method for forming an S/D 6N region consisting of a shallow low impurity concentration region and a deep high impurity concentration region. .
集積回路の集積度向上のためにパターンを微細化すると
、素子内部の電界が高まり、そのため素子特性が必要な
特性を備えないことになる場合がある。ＭＯＳ）ランジ
スタのチャネル領域の高電界化に伴う特性劣化もその一
つで、これはパンチスルーによるＳ／Ｄ耐圧の低下やホ
ット・キャリヤ発生に伴う■い変動となって現れる。When patterns are made finer in order to improve the degree of integration of integrated circuits, the electric field inside the element increases, and as a result, the element characteristics may not have the required characteristics. One of these is the deterioration of characteristics due to the high electric field in the channel region of a MOS (MOS) transistor, which manifests itself as a decrease in S/D breakdown voltage due to punch-through and large fluctuations due to the generation of hot carriers.
このような問題を解決するＭＯ３Ｉ−ランジスタとして
、第２図に断面形状を示すような構造が提案された。こ
のトランジスタがｐ型基板２０に形成されるｎチャネル
・トランジスタの場合、通常の深さのｎ″領域２１と浅
いｎ−領域２２から成るＳ／Ｄｖ４域を備えており、チ
ャネル長を定める浅いＳ／Ｄの部順物濃度が低いことで
ホット・キャリヤの発生を抑制し、Ｓ／Ｄの深い部分の
間隔を大とすることでパンチスルーを防止するものであ
る。As a MO3I-transistor that solves these problems, a structure whose cross-sectional shape is shown in FIG. 2 has been proposed. If this transistor is an n-channel transistor formed on a p-type substrate 20, it has an S/Dv4 region consisting of a normal deep n'' region 21 and a shallow n- region 22, and has a shallow S/Dv4 region that defines the channel length. The low concentration of solids in S/D suppresses the generation of hot carriers, and the large distance between deep S/D parts prevents punch-through.
この構造はＬ Ｄ Ｄ （］ ｉｇｈＬｌｙ ｄｏｐｅ
ｄ ｄｒａｉｎ）と呼ばれている。なお、２３はゲート
電極である。This structure is L D D (] ighLly dope
d drain). Note that 23 is a gate electrode.
Ｌ Ｄ Ｄ構造を持つＭＯＳトランジスタは」二足の特
長を備えるが、反面、電流駆動能力が低いという欠点が
ある。この問題を解消し、ざらにホットキャリヤの発生
を抑えるため、第３図の如く、ゲート電極とＬＤＤ領域
をオーバーラツプさせることが提唱されている。該構造
は電流駆動能力を高める効果を有するものであるが、如
何にして該構造を実現するかという問題が新たに生じて
いる。A MOS transistor having an LDD structure has two advantages, but on the other hand, it has a drawback of low current driving ability. In order to solve this problem and roughly suppress the generation of hot carriers, it has been proposed to overlap the gate electrode and the LDD region as shown in FIG. Although this structure has the effect of increasing current drive capability, a new problem has arisen as to how to realize this structure.
〔従来の技術と発明が解決しようとする課題〕オーバー
ラツプ型ＬＤＤ構造を実現する一つの方法は、第４図（
ａ）の如くゲート電極３３を逆Ｔ字型に成形し、これを
マスクとする選択イオン注入によってＳ／Ｄ領域を浅い
Ｓ／Ｄ３２と通常のＳ／Ｄ３１から成るＬＤＤ型に形成
するものである。[Problems to be solved by the prior art and the invention] One method for realizing an overlap type LDD structure is shown in Fig. 4 (
As shown in a), the gate electrode 33 is formed into an inverted T shape, and by selective ion implantation using this as a mask, the S/D region is formed into an LDD type consisting of a shallow S/D 32 and a normal S/D 31. .
その場合、逆Ｔ字型ゲート電極のみをマスクとする１回
のイオン注入によってＬＤＤ型のＳ／Ｄ領域を実現する
ことも不可能でばないが、浅い部分を低濃度とすること
が困難なので、ゲート電極の厚い部分に整合させて浅い
イオン注入を行った後、図示の如く側壁３４を形成して
再度イオン注入を行うことになる。In that case, it would be impossible to realize an LDD type S/D region by a single ion implantation using only the inverted T-shaped gate electrode as a mask, but it would be difficult to achieve a low concentration in the shallow part. After shallow ion implantation is performed in alignment with the thick portion of the gate electrode, side walls 34 are formed as shown in the figure, and ion implantation is performed again.
この方法は、しかしながら、ＬＤＤ形成の困難さを特殊
形状のゲート電極形成の困難さに転嫁したにすぎないと
言える。即ちこの方法では、先ずゲート電極全体を厚く
形成し、これを中央部を残す選択エツチングによって両
端部の厚さを減するのが一般的な逆Ｔゲートの形成法で
あるが、その場合、直径数インチのウェハ全域にわたっ
て均一な速度でエツチングを進めることは殆ど不可能で
あるから、歩留まり良く処理するためには、第４図（ｂ
）に示される如くストッパ３５を設け、所定の厚さに達
したところでエツチングを停止させるようにしなければ
ならない。ここで３３は上下に分割されたゲート電極、
３４は側壁、３２は浅いＳ／Ｄ、３０は基板である。However, it can be said that this method merely transfers the difficulty of forming an LDD to the difficulty of forming a specially shaped gate electrode. That is, in this method, the general method for forming an inverted T gate is to first form the entire gate electrode thickly, and then reduce the thickness at both ends by selective etching leaving only the central part. Since it is almost impossible to proceed with etching at a uniform speed over the entire area of a wafer of several inches, it is necessary to proceed with etching at a uniform speed over the entire wafer of several inches.
), a stopper 35 must be provided to stop the etching when a predetermined thickness is reached. Here, 33 is a gate electrode divided into upper and lower parts,
34 is a side wall, 32 is a shallow S/D, and 30 is a substrate.
このストッパの材料は導電性で化学的に安定、然も被エ
ツチング特性がゲート電極材料と大きく異なるものでな
ければならないが、このような材料選択の制約がある上
に、ストッパ層を挟んでゲート電極層を堆積形成しなけ
ればならないから、工程も増加することになる。The material for this stopper must be conductive, chemically stable, and have etching properties that are significantly different from those of the gate electrode material. Since the electrode layer must be deposited, the number of steps increases.
更に両側のＳ ／ Ｄ ６Ｎ域の対称性を十分なものと
するためには、上記選択エツチングのマスク合わせ精度
は極めて高いものでなければならないが、かかる要求は
半導体装置の製造歩留まりを低下させるものである。Furthermore, in order to obtain sufficient symmetry between the S/D 6N regions on both sides, the mask alignment precision of the selective etching must be extremely high, but such a requirement lowers the manufacturing yield of semiconductor devices. It is.
ＬＤＤ構造でゲート電極とのオーバーラツプを持つもの
を、斜め方向からのイオン注入によって形成することも
考えられている。これは第４図（Ｃ）の如く、通常の形
にゲート電極３３を形成した後、斜め方向からイオン注
入を行うと、ゲート電極端部の下にも不純物が導入され
るので、これを利用して浅いＳ／Ｄを形成し、更にゲー
ト電極或いはこれに側壁を設けたものをマスクとするイ
オン注入によってＳ ／ Ｄ Ｆｉｌ域を形成すること
により、ＬＤＤ構造を実現するものである。It has also been considered to form an LDD structure having an overlap with the gate electrode by ion implantation from an oblique direction. This is because, as shown in FIG. 4(C), if ions are implanted from an oblique direction after forming the gate electrode 33 in a normal shape, impurities are also introduced under the end of the gate electrode. The LDD structure is realized by forming a shallow S/D, and then forming an S/D Fil region by ion implantation using the gate electrode or a sidewall provided thereon as a mask.
この方法は自己整合的に行われるのでマスク合わせの問
題はないが、注入方向を傾ける範囲に限界があって、オ
ーバーラツプ量を大きくすることが出来ない欠点があり
、更に、Ｓ／Ｄを対称型に形成しようとすれば反対方向
に傾けたイオン注入も必要であることから、工程の増加
という問題を伴うものである。This method is performed in a self-aligned manner, so there is no problem with mask alignment, but there is a limit to the range in which the implantation direction can be tilted, making it impossible to increase the amount of overlap. If one attempts to form the same, it is necessary to perform ion implantation tilted in the opposite direction, resulting in the problem of an increase in the number of steps.
本発明の目的はゲート電極とのオーバーラツプを必要な
程度に大きくとることが出来、しかも自己整合的に処理
されるＬＤＤ構造の形成法を提供することであり、それ
によってホット・キャリヤの影響が少なく且つ電流駆動
能力の大きいＭＯＳトランジスタを形成する方法を提供
することである。An object of the present invention is to provide a method for forming an LDD structure that can have as large an overlap with the gate electrode as necessary and is processed in a self-aligned manner, thereby reducing the influence of hot carriers. Another object of the present invention is to provide a method for forming a MOS transistor with a large current drive capability.
［課題を解決するための手段〕
上記目的を達成するため、本発明の半導体装置の製造方
法には
一方の導電型の半導体基板表面の絶縁ゲート型トランジ
スク形成領域を覆ってゲート絶縁膜及び該絶縁膜上にゲ
ート電極層を被着形成する工程、前記ゲート電極層上の
ゲート電極形成位置にイオン注入を阻止するだめのマス
ク・パターンを形成し、該マスク・パターンをマスクと
して、第１のドーズ量で且つ第１の深さに、他方の導電
型の不純物を前記基板に選択的にイオン注入する工程、
前記マスク・パターンの側面に側壁を設ける工程、
前記マスク・パターン並びに前記側壁をマスクとして前
記ゲート電極層を選択エツチングする工程、及び
前記マスク・パターン並びに前記側壁又は該マスク・パ
ターン並びに側壁の下に重なる前記ゲート電極層をマス
クとして、第１のドーズ量より大である第２のドーズ量
で且つ第１の深ざより深く、他方の導電型の不純物を前
記基板に選択的にイオン注入する工程が包含される。[Means for Solving the Problems] In order to achieve the above object, the method for manufacturing a semiconductor device of the present invention includes a method for manufacturing a semiconductor device of the present invention, in which a gate insulating film and the insulating film are formed by covering an insulated gate type transistor formation region on the surface of a semiconductor substrate of one conductivity type. A step of depositing and forming a gate electrode layer on the film, forming a mask pattern to prevent ion implantation at the gate electrode formation position on the gate electrode layer, and using the mask pattern as a mask, administering a first dose. selectively ion-implanting an impurity of the other conductivity type into the substrate in an amount and to a first depth;
a step of providing a sidewall on a side surface of the mask pattern; a step of selectively etching the gate electrode layer using the mask pattern and the sidewall as a mask; and a step of selectively etching the gate electrode layer using the mask pattern and the sidewall as a mask; selectively ion-implanting impurities of the other conductivity type into the substrate at a second dose larger than the first dose and deeper than the first depth using the overlapping gate electrode layer as a mask; is included.
上記工程によれば、ＭＯ３＋−ランジスタのゲト電極は
、そのチャネル長方向の長さが、マスク・パターンの長
さよりも両側の側壁の厚さだけ長くなっている。ＬＤＤ
型Ｓ ／ Ｄ ’ｖＭ域の深い部分はこのゲート電極に
整合して形成されるのに対し、浅い部分は側壁を伴わな
いマスク・パターンに整合されるので、ゲート電極の両
端から側壁の厚さだけ入り込んで形成されることになる
。すなわち側壁の厚さと同じオーバーラツプ長を持つ構
造となる。According to the above process, the length of the gate electrode of the MO3+- transistor in the channel length direction is longer than the length of the mask pattern by the thickness of the side walls on both sides. LDD
The deep part of the type S/D'vM region is formed aligned with this gate electrode, whereas the shallow part is aligned with a mask pattern without sidewalls, so that the sidewall thickness from both ends of the gate electrode is It will be formed by entering only. In other words, the structure has an overlap length equal to the thickness of the side wall.
本発明によれば、ゲート電極と浅いＳ／Ｄとのオーバー
ラツプ長は側壁の厚さを変えることによって任意に設定
し得るので、斜めイオン注入による方法のようなオーバ
ーラツプ長の限界はない。According to the present invention, the overlap length between the gate electrode and the shallow S/D can be arbitrarily set by changing the thickness of the sidewall, so there is no limit to the overlap length as in the method using oblique ion implantation.
また、ゲート電極の形状を逆Ｔ型に整形することがない
から、ゲート電極形成のためのエツチングを精密に制御
することは要求されない。Furthermore, since the shape of the gate electrode is not shaped into an inverted T shape, it is not required to precisely control etching for forming the gate electrode.
第１図（ａ１〜（ｉ）は本発明の実施例の工程を示す断
面模式図である。以下、同図面を参照しながら説明する
。1(a1-(i)) are schematic cross-sectional views showing the steps of an embodiment of the present invention.The following description will be made with reference to the same drawings.
（ａ）図はＳｉ基板１に選択酸化を施してフィールド酸
化膜２を形成し、更に素子形成領域の表面を熱酸化して
ゲート絶縁膜３である５ｉ０２膜を形成した状態が示さ
れている。これに（ｂＪ図の如く、ゲート電極層４とマ
スク・パターンになるＳ ｉ ０２層５を堆積形成する
。(a) The figure shows a state in which a field oxide film 2 is formed by selectively oxidizing a Si substrate 1, and a 5i02 film, which is a gate insulating film 3, is further formed by thermally oxidizing the surface of the element formation region. . A gate electrode layer 4 and a SiO2 layer 5, which will become a mask pattern, are deposited on this (as shown in Figure bJ).
ゲート絶縁膜の厚さは素子の特性に合わせて設定される
が、通常１５０〜５００人である。ゲート電極層は図に
は１層で示されているが、例えば１１００人のポリＳｉ
上に１１００人のタングステン・シリサイドを積層した
ものであっても良い。マスク・パターンの形成層である
Ｓ ｉ ０２層は０．５〜０．６ μｍの厚さにＣＶＤ
法で形成する。The thickness of the gate insulating film is set depending on the characteristics of the element, but is usually 150 to 500. Although the gate electrode layer is shown as one layer in the figure, for example, 1100 poly-Si
1100 tungsten silicide may be laminated thereon. The S i 02 layer, which is the mask pattern forming layer, is deposited by CVD to a thickness of 0.5 to 0.6 μm.
form by law.
（Ｃ）図の如くフォト・リソグラフィにより、ごの０
５ｉＯｚ層をバターニングしてマスク・パターン６を形
成する。このパターンは後にゲート電極をバターニング
する時の中核となるものであり、その形成位置はゲート
電極形成位置に合わせる。パターンが微細な場合はＸ線
或いは電子線のりソグラフィを利用する。(C) As shown in the figure, a mask pattern 6 is formed by patterning the O 5 iOz layer by photolithography. This pattern becomes the core when patterning the gate electrode later, and its formation position is matched to the gate electrode formation position. If the pattern is fine, X-ray or electron beam lithography is used.
続いて、マスク・パターン６に整合させたイオン注入に
よって浅いＳ ／ Ｄ ＲＥ域を形成する工程に進む。Next, the process proceeds to the step of forming a shallow S/D RE region by ion implantation aligned with the mask pattern 6.
注入イオンとして燐イオン（Ｐｌ）を用い、２３０１（
ｅＶの加速電圧でドーズ量１×１０１３ｃｍ−２の注入
を行うと、（ｄ）図の如く、パターン６にマスクされな
い部分では基板にＰ゛が注入されるのに対し、パターン
６の存在する部分では注入されたイオンはパターン内に
止まり、基板には到達しない。Using phosphorus ions (Pl) as implanted ions, 2301(
When implantation is performed at a dose of 1 x 1013 cm-2 at an accelerating voltage of eV, as shown in Figure (d), P is implanted into the substrate in the areas not masked by the pattern 6, but in the area where the pattern 6 is present. In this case, the implanted ions remain within the pattern and do not reach the substrate.
これを熱処理すると（ｅ）図の如く浅いＳ ／ Ｄ ｊ
Ｕ域７が形成される。When this is heat treated, (e) shallow S/D j as shown in the figure
A U area 7 is formed.
ゲート電極層を透過してイオン注入を行うには上記の様
な高い加速電圧が必要であるが、最近実用に供されるよ
うになったＭｅＶ級のイオン注入装置を用いれば容易に
実施することが出来る。或いはイオンの電荷を増すこと
で、低い加速電圧でより深く注入することが可能になる
。Although ion implantation through the gate electrode layer requires a high accelerating voltage as described above, it can be easily performed using MeV class ion implantation equipment, which has recently come into practical use. I can do it. Alternatively, increasing the charge of the ions allows deeper implantation at lower acceleration voltages.
次いでげ）図に示されるように、マスク・パターンの側
面にスベーザとなる側壁８が形成される。Subsequently, as shown in the figure, side walls 8, which serve as a smooth surface, are formed on the sides of the mask pattern.
後に行われるリアクティブ・イオン・エツチング（ＲＩ
Ｅ）の被エツチング特性を異ならせるために、側壁はマ
スク・パターンとは異なる祠料であることが望ましく、
ここでは窒化珪素（ＳｉＮｘ）が用いられる。このＳ
ｉ Ｎ ｘもＣＶＤ法によって形成される。Reactive ion etching (RI) is performed later.
In order to make the etching characteristics of E) different, it is preferable that the sidewall is made of a different abrasive material than the mask pattern;
Silicon nitride (SiNx) is used here. This S
i N x is also formed by the CVD method.
マスク・パターンの側面のみに５ｉＮＨを被着させるに
は、通常行われる如く、基板全面に５ｉＮＸ層を堆積し
、ＲＩＥによるエッチバックを施せばよい。ＲＴＥは異
方性のエツチング法であり、イオンが加速される方向の
みにエツチングが進行するので、垂直側面に堆積したも
のは殆ど厚みを減することなく残る。本実施例では側壁
の厚さは０．２μｍである。To deposit 5iNH only on the side surfaces of the mask pattern, a 5iNX layer may be deposited over the entire surface of the substrate and etched back by RIE, as is commonly done. RTE is an anisotropic etching method in which etching progresses only in the direction in which ions are accelerated, so that deposits on vertical sides remain with almost no reduction in thickness. In this example, the thickness of the side wall is 0.2 μm.
マスク・パターン及び側壁をエツチング・マスクとして
ゲート電極層を選択エツチングすると、１
２
（ｇ）図の形状が得られるので、これにＣＶＤ法で５０
０人の厚さのＳｉＯ□膜９（（ｈｌ１図参照）を堆積形
成する。このＳｉＯ２膜は、後続のイオン注入によって
形成される深いＳ／Ｄ領域が熱処理によって横方向にも
拡がることを補償するためのものである。By selectively etching the gate electrode layer using the mask pattern and sidewalls as an etching mask, the shape shown in Figure 12(g) is obtained, and this is etched by CVD at 50%.
A SiO□ film 9 (see figure hl1) is deposited with a thickness of 0.05 mm. This SiO2 film compensates for the deep S/D region formed by the subsequent ion implantation to expand laterally due to the heat treatment. It is for the purpose of
深いＳ ／ Ｄ ｊＮ域を形成ずろためのイオン注入ば
１５０Ｋ ｅ Ｖの加速電圧で行われる。使用するイオ
ンはＡｓ” 、ドーズ量は５ Ｘｌ０１５ｃｍ−２であ
る。これに通常の如く熱処理を施せば、（ｉ）図のよう
なＬＤＤ型Ｓ／Ｄを持つＭＯ３＋−ランジスタが出来上
がる。コンタクト電極や配線は通常のものと同様に形成
すればよい。The ion implantation for forming the deep S/D jN region is performed at an accelerating voltage of 150 K e V. The ions used are As", and the dose is 5Xl015cm-2. If this is heat-treated in the usual way, an MO3+- transistor with an LDD type S/D as shown in the figure (i) will be completed. Contact electrodes and The wiring may be formed in the same way as normal wiring.
以上説明したように、本発明によればＬＤＤ型Ｓ／Ｄを
備え、しかも浅いＳ／Ｄがゲート電極とオーバーシップ
した構造のＭＯＳトランシスクを容易に形成することが
できる。 本発明の方法ではゲート電極を特異な形に整
形する必要かないので、実施例の如くポリＳｉにタング
ステン・シリサイドを積層したものを使用することが可
能であり、それによって素子の微細化に伴うゲート電極
抵抗の増加を抑止することが出来る。As described above, according to the present invention, it is possible to easily form a MOS transisk that includes an LDD type S/D and has a structure in which the shallow S/D overlaps the gate electrode. In the method of the present invention, it is not necessary to shape the gate electrode into a specific shape, so it is possible to use a structure in which tungsten silicide is laminated on poly-Si as in the embodiment. It is possible to suppress an increase in electrode resistance.
第１図（ａ）〜（２）は本発明の実施例の工程を示す断
面模式図、
第２図は公知のＬ Ｄ Ｄ構造を示す断面模式図、第３
図は公知の他のＬ Ｄ Ｄ構造を示す断面模式第４図は
従来技術によるＬ Ｄ Ｄ構造の形成方法を示す図であ
って、
図に於いて
■はＳｉ基板、
２ばフィールド酸化膜、
３はゲート絶縁膜、
４はゲート電極層、
４′はゲート電極、
５ばＳ ｉ ０２層、
６はマスク・パターン、
３
４
７は浅いＳ／Ｄ、
８は側壁、
９はＳｉＯ２膜、
１０は深いＳ／Ｄ。
２０．３０はＳｉ基板、
２１３１はＳ ／ Ｄ、
２２．３２は浅いＳ／Ｄ、
２３．３３はゲート電極
である。
Ａｓ＋注入
Ａｓ＋注入
本発明の実施例の工程を示す断面模式図第
図（その２）
公知のＬＤＤ構造を示す断面模式図
第
図
公知の他のＬＤＤ構造を示す断面模式図第
図FIGS. 1(a) to (2) are schematic cross-sectional views showing the steps of an embodiment of the present invention, FIG. 2 is a schematic cross-sectional view showing a known LDD structure, and FIG.
The figure is a cross-sectional schematic diagram showing another known LDD structure. FIG. 4 is a diagram showing a method of forming an LDD structure according to the prior art. 3 is a gate insulating film, 4 is a gate electrode layer, 4' is a gate electrode, 5 is an Si02 layer, 6 is a mask pattern, 3 4 7 is a shallow S/D, 8 is a side wall, 9 is a SiO2 film, 10 is deep S/D. 20.30 is a Si substrate, 2131 is an S/D, 22.32 is a shallow S/D, and 23.33 is a gate electrode. As+ implantation As+ implantation FIG. 2 is a schematic cross-sectional diagram showing the process of an embodiment of the present invention (Part 2) Schematic cross-sectional diagram showing a known LDD structure FIG.
Claims (1)
スタ形成領域を覆ってゲート絶縁膜及び該絶縁膜上にゲ
ート電極材料層を被着形成する工程、 前記ゲート電極層上のゲート電極形成位置にイオン注入
を阻止するためのマスク・パターンを形成し、該マスク
・パターンをマスクとして、第１のドーズ量で且つ第１
の深さに、他方の導電型の不純物を前記基板に選択的に
イオン注入する工程、前記マスク・パターンの側面にイ
オン注入を阻止するための側壁を設ける工程、 前記マスク・パターン並びに前記側壁をマスクとして前
記ゲート電極層を選択エッチングする工程、及び 前記マスク・パターン並びに前記側壁又は該マスク・パ
ターン並びに側壁の下に重なる前記ゲート電極層をマス
クとして、第１のドーズ量より大である第２のドーズ量
で且つ第１の深さより深く、他方の導電型の不純物を前
記一基板に選択的にイオン注入する工程 を包含することを特徴とする半導体装置の製造方法。[Claims] A step of depositing a gate insulating film and a gate electrode material layer on the insulating film to cover an insulated gate type transistor formation region on the surface of a semiconductor substrate of one conductivity type, and forming a gate electrode material layer on the gate electrode layer. A mask pattern for blocking ion implantation is formed at the gate electrode formation position, and using the mask pattern as a mask, a first injection is performed at a first dose and at a first dose.
selectively ion-implanting an impurity of the other conductivity type into the substrate to a depth of 100 nm; providing a sidewall on the side surface of the mask pattern to prevent ion implantation; selectively etching the gate electrode layer as a mask, and using the mask pattern and the sidewalls or the gate electrode layer overlapping the mask pattern and the sidewalls as a mask, etching a second dose larger than the first dose amount; 1. A method of manufacturing a semiconductor device, comprising the step of selectively ion-implanting an impurity of the other conductivity type into the one substrate at a dose of 100 nm and at a depth deeper than the first depth.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14607389A JPH0311639A (en) | 1989-06-08 | 1989-06-08 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14607389A JPH0311639A (en) | 1989-06-08 | 1989-06-08 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0311639A true JPH0311639A (en) | 1991-01-18 |
Family
ID=15399488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14607389A Pending JPH0311639A (en) | 1989-06-08 | 1989-06-08 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0311639A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07157175A (en) * | 1993-12-03 | 1995-06-20 | Seed Gomme Kogyo Kk | Coating film transferring tool |
| DE19611440B4 (en) * | 1995-03-28 | 2004-02-12 | Tombow Pencil Co., Ltd. | Correction tape dispenser |
| JP2006253397A (en) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| CN100383408C (en) * | 2004-06-07 | 2008-04-23 | 本田技研工业株式会社 | Fastening structure |
-
1989
- 1989-06-08 JP JP14607389A patent/JPH0311639A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07157175A (en) * | 1993-12-03 | 1995-06-20 | Seed Gomme Kogyo Kk | Coating film transferring tool |
| DE19611440B4 (en) * | 1995-03-28 | 2004-02-12 | Tombow Pencil Co., Ltd. | Correction tape dispenser |
| CN100383408C (en) * | 2004-06-07 | 2008-04-23 | 本田技研工业株式会社 | Fastening structure |
| JP2006253397A (en) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
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