JPH03113891A - メモリ装置のタイミング信号生成方式 - Google Patents
メモリ装置のタイミング信号生成方式Info
- Publication number
- JPH03113891A JPH03113891A JP1249169A JP24916989A JPH03113891A JP H03113891 A JPH03113891 A JP H03113891A JP 1249169 A JP1249169 A JP 1249169A JP 24916989 A JP24916989 A JP 24916989A JP H03113891 A JPH03113891 A JP H03113891A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inverse
- timing
- cas
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000004913 activation Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ装置タイミング信号生成方式に係り、
特に、でWl・BEFORE、π■〕リフレッシュ方式
を使用するメモリ装置のタイミング信号生成方式に関す
る。
特に、でWl・BEFORE、π■〕リフレッシュ方式
を使用するメモリ装置のタイミング信号生成方式に関す
る。
ダイナミックメモリ素子へ供給する信号は、特開昭63
−106991号公報に記載のように、データの読み出
しあるいは書き込み動作時は、■、■の順にタイミング
信号を生成するノニ対し、てτ’T−BEFORE−■
IJフL/ッシュ動作時は■、■の順にタイミング信号
を生成する必要がある。従って従来のメモリ装置におい
ては、データの読み出しあるいは書き込み動作時と、■
−BEFORE−■IJフレッシュ動作時で、タイミン
グ信号生成回路の制御を変えるための制御回路を必要と
していた。
−106991号公報に記載のように、データの読み出
しあるいは書き込み動作時は、■、■の順にタイミング
信号を生成するノニ対し、てτ’T−BEFORE−■
IJフL/ッシュ動作時は■、■の順にタイミング信号
を生成する必要がある。従って従来のメモリ装置におい
ては、データの読み出しあるいは書き込み動作時と、■
−BEFORE−■IJフレッシュ動作時で、タイミン
グ信号生成回路の制御を変えるための制御回路を必要と
していた。
上記従来技術は;タイミング制御回路を簡単化する点に
配慮がされておらず、■ −BEFORE −■リフレ
ッシュをサポートする場合に、データの読み出しあるい
は書き込み動作時とリフレッシュ動作時とでは異なるタ
イミング信号の生成を行なう必要があり、タイミング信
号生成回路が複雑になるという問題があった。
配慮がされておらず、■ −BEFORE −■リフレ
ッシュをサポートする場合に、データの読み出しあるい
は書き込み動作時とリフレッシュ動作時とでは異なるタ
イミング信号の生成を行なう必要があり、タイミング信
号生成回路が複雑になるという問題があった。
本発明の目的は、データの読み出しあるいは書き込み動
作と、■ −BEFORE −■リフレッシュ動作とで
タイミング信号生成回路を共通にして、タイミング信号
生成回路を単純化し、■−I3EFORE−■リフレッ
シュ動作をサポートできるタイミング信号生成方式を提
供することにある。
作と、■ −BEFORE −■リフレッシュ動作とで
タイミング信号生成回路を共通にして、タイミング信号
生成回路を単純化し、■−I3EFORE−■リフレッ
シュ動作をサポートできるタイミング信号生成方式を提
供することにある。
さらに、■−BEFORE−■リフレッシュ動作時の、
■に対する■のセットアツプ時間を容易に保証する手段
を提供することにある。
■に対する■のセットアツプ時間を容易に保証する手段
を提供することにある。
にある。
上記目的を達成するために本発明のメモリ装置は、メモ
リ素子に供給する■信号を■信号生成回路において■信
号より遅れて生成されるR/W■信号とリフレッシュ信
号との論理和により生成するようにしたものである。
リ素子に供給する■信号を■信号生成回路において■信
号より遅れて生成されるR/W■信号とリフレッシュ信
号との論理和により生成するようにしたものである。
また、メモリ素子の仕様の相違によるπ■]に対する■
のセットアツプ時間を保障するために、■信号生成回路
への起動信号を遅延させて供給するようにしたものであ
る。
のセットアツプ時間を保障するために、■信号生成回路
への起動信号を遅延させて供給するようにしたものであ
る。
上記手段によれば、リフレッシュ動作時でも■信号生成
回路は■信号よりも遅れた通常のり−ド/ライト動作時
と同じタイミングでR/W■信号を生成するが、メモリ
素子への■としては、このR/W■信号とリフレッシュ
信号のOR出力が供給されるため、リフレッシュ信号が
セットされることで■が確定し、 C:AS−BEFORE−瓦τゴリフレッシュ動作を実
行することができる。
回路は■信号よりも遅れた通常のり−ド/ライト動作時
と同じタイミングでR/W■信号を生成するが、メモリ
素子への■としては、このR/W■信号とリフレッシュ
信号のOR出力が供給されるため、リフレッシュ信号が
セットされることで■が確定し、 C:AS−BEFORE−瓦τゴリフレッシュ動作を実
行することができる。
また、リフレッシュ動作時、メモリ素子の仕様により■
に対するセットアツプが十分でない場合でも、■信号生
成回路への起動信号をリフレッシュ動作時のみ遅延させ
て供給し、この遅延時間を適切に設定することでセット
アツプ時間を保障することができる。
に対するセットアツプが十分でない場合でも、■信号生
成回路への起動信号をリフレッシュ動作時のみ遅延させ
て供給し、この遅延時間を適切に設定することでセット
アツプ時間を保障することができる。
以下、本発明の一実施例を図面により説明する。
第1図は本発明による半導体メモリ装置の一実施例を示
すブロック図である。
すブロック図である。
メモリ素子1は、■−BEFORE−RA丁リすレッシ
ュ機能を有するものであり、第4図に示すように■信号
を■信号より前に立ち下げることによりリフレッシュが
実行される。
ュ機能を有するものであり、第4図に示すように■信号
を■信号より前に立ち下げることによりリフレッシュが
実行される。
リクエスト受付回路2は、リード/ライト要求償号R/
WREQ、及びリフレッシュ要求信号REFREQを受
付けて、タイミング起動信号a、ライト信号b、及びリ
フレッシュ信号Cを発生する。このとき、リード要求の
場合にはライト信号b、及びリフレッシュ信号Cは発生
せず、ライト要求の場合にはライト信号すを、リフレッ
シュ要求の場合にはリフレッシュ信号Cを発生する。タ
イミングステージ5は、セレクタ4を介してタイミング
起動信号aを受け、To−T7のステージ信号dを生成
する。このステージ信号dにより以後のタイミング信号
の生成を行なう。リード/ライト用のアドレスAO−A
19はアドレスマルチプレクサ7により行アドレスと列
アドレスに時分割してメモリ素子1に入力する。この時
分割のタイミングはステージ信号dに従ってアドレスタ
イミング生成回路6により生成する。
WREQ、及びリフレッシュ要求信号REFREQを受
付けて、タイミング起動信号a、ライト信号b、及びリ
フレッシュ信号Cを発生する。このとき、リード要求の
場合にはライト信号b、及びリフレッシュ信号Cは発生
せず、ライト要求の場合にはライト信号すを、リフレッ
シュ要求の場合にはリフレッシュ信号Cを発生する。タ
イミングステージ5は、セレクタ4を介してタイミング
起動信号aを受け、To−T7のステージ信号dを生成
する。このステージ信号dにより以後のタイミング信号
の生成を行なう。リード/ライト用のアドレスAO−A
19はアドレスマルチプレクサ7により行アドレスと列
アドレスに時分割してメモリ素子1に入力する。この時
分割のタイミングはステージ信号dに従ってアドレスタ
イミング生成回路6により生成する。
メモリ素子1の■入力には、ステージ信号dに従い■信
号生成回路8で生成した■信号eを入力する。■信号生
成回路9は、ステージ信号dに従ってR/W■信号fを
生成し、ORゲート10でこのR/W■信号fとリフレ
ッシュ信号Cの論理和をとり、このORゲート10の出
力を■信号gとしてメモリ素子1の■入力に入力する。
号生成回路8で生成した■信号eを入力する。■信号生
成回路9は、ステージ信号dに従ってR/W■信号fを
生成し、ORゲート10でこのR/W■信号fとリフレ
ッシュ信号Cの論理和をとり、このORゲート10の出
力を■信号gとしてメモリ素子1の■入力に入力する。
1のCAS入力に入力する。
WE信号生成回路11は、リード信号b、リフレッシュ
信号C、ステージ信号dからライト動作時に出力される
W1信号を生成し、メモリ素子1に入力する。
信号C、ステージ信号dからライト動作時に出力される
W1信号を生成し、メモリ素子1に入力する。
尚、メモリ素子1にはDATA線が接続されており、デ
ータがDiより入力され、Doより出力される。
ータがDiより入力され、Doより出力される。
第2図は、リード/ライト動作時に第1図の各信号生成
回路で生成される信号のタイミングを示したタイムチャ
ートである。
回路で生成される信号のタイミングを示したタイムチャ
ートである。
■信号信号室テージ信号dのToでセット、T5でリセ
ットされ、R/W■信号fは、信号−ジ信号のT2でセ
ット、T6でリセットされる。
ットされ、R/W■信号fは、信号−ジ信号のT2でセ
ット、T6でリセットされる。
また、図示しないが、ライト動作時には、WE倍信号ス
テージ信号のT1でセットされ、T6でリセットされる
。そして、リード/ライト動作時には、リフレッシュ信
号は出力されないため、R/W■信号fのタ信号−グが
そのままでW子信号gのタイミングとなる。
テージ信号のT1でセットされ、T6でリセットされる
。そして、リード/ライト動作時には、リフレッシュ信
号は出力されないため、R/W■信号fのタ信号−グが
そのままでW子信号gのタイミングとなる。
第3図は、リフレッシュ動作時に第1図の各信号生成回
路で生成される信号のタイミングを示したタイムチャー
トである。
路で生成される信号のタイミングを示したタイムチャー
トである。
リード/ライト動作時と同様に、■信号信号室テージ信
号のTOでセット、T5でリセットされ、R/W■信号
fはス信号−信号のT2でセット、T6でリセットさ九
る。また、リード/ライト動作時とは異なり、リフレッ
シュ信号Cが出力されるので、■信号gはリフレッシュ
信号Cがセットされることによりセットされ。
号のTOでセット、T5でリセットされ、R/W■信号
fはス信号−信号のT2でセット、T6でリセットさ九
る。また、リード/ライト動作時とは異なり、リフレッ
シュ信号Cが出力されるので、■信号gはリフレッシュ
信号Cがセットされることによりセットされ。
R/W■信号fがリ信号−されるステージ信号dのT6
でリセットされることになる。
でリセットされることになる。
また、リフレッシュ動作時において、丁τ1信号gの立
ち下がりから■信号信号室ち下がりまでの時間間隔t
CIIILはメモリ素子1の仕様により異なり、メモリ
素子1の仕様がこれを満足しない場合がある。この場合
には、第1図に示すようにデイレイ回路3を設け、セレ
クタ4によりリフレッシュ時にはデイレイ回路3で遅延
したタイミング起動信号aをタイミングステージ5に入
力し、ステージ信号dの生成を遅らせることで■信号の
生成を遅らせ、メモリ素子1の仕様を満足させることが
できる。デイレイ回路3としては1例えば、配線パター
ンの迂回によるものや、アンプゲートを複数段接続した
ものがある。これらのデイレイ回路は微調整が可能であ
り仕様の異なるメモリ素子に対し容易に対応することが
できる。
ち下がりから■信号信号室ち下がりまでの時間間隔t
CIIILはメモリ素子1の仕様により異なり、メモリ
素子1の仕様がこれを満足しない場合がある。この場合
には、第1図に示すようにデイレイ回路3を設け、セレ
クタ4によりリフレッシュ時にはデイレイ回路3で遅延
したタイミング起動信号aをタイミングステージ5に入
力し、ステージ信号dの生成を遅らせることで■信号の
生成を遅らせ、メモリ素子1の仕様を満足させることが
できる。デイレイ回路3としては1例えば、配線パター
ンの迂回によるものや、アンプゲートを複数段接続した
ものがある。これらのデイレイ回路は微調整が可能であ
り仕様の異なるメモリ素子に対し容易に対応することが
できる。
尚、本実施例においては、メモリ素子としてIMビット
ダイナミックRAMを用いたがこれに限定されるもので
はない。また、タイミングステージのステージ数やステ
ージの選択も本実施例に限定されるものでなく、メモリ
素子の仕様などにより変更できるものである。
ダイナミックRAMを用いたがこれに限定されるもので
はない。また、タイミングステージのステージ数やステ
ージの選択も本実施例に限定されるものでなく、メモリ
素子の仕様などにより変更できるものである。
本発明によれば、データのリード/ライト動作時とリフ
レッシュ動作時とでタイミング信号生成回路を共用でき
るので、メモリ素子の制御回路が簡単になり、LCやL
SLのゲート数を少なくすることができるという効果が
ある。
レッシュ動作時とでタイミング信号生成回路を共用でき
るので、メモリ素子の制御回路が簡単になり、LCやL
SLのゲート数を少なくすることができるという効果が
ある。
また、デイレイ@路によりリフレッシュ動作時の■信号
と■信号の間隔t Ca&を微調整できるのでs tc
jKの仕様の異なるメモリ素子に対しても@路を変更す
ることなく容易に対応できるという効果がある。
と■信号の間隔t Ca&を微調整できるのでs tc
jKの仕様の異なるメモリ素子に対しても@路を変更す
ることなく容易に対応できるという効果がある。
第1図は本発明の一実施例の半導体メモリ装置の機能ブ
ロック図、第2図は第1図のリード/ライト要求時の■
/στ下信号のタイミング生成を示すタイムチャート、
第3図は本発明による第1図の構成によるリフレッシュ
要求時のタイミング生成を示すタイムチャート、第4図
は従来のタイミング信号生成方式によるタイミング生成
を示すタイミングチャートである。 1・・・メモリ素子。 2・・・リクエスト受付回路。 3・・・デイレイ回路。 4・・・セレクタ。 5・・・タイミングステージ。 8・・・ττ丁倍信号生成回路 9・・・■信号生成回路。 10・・・ORゲート。 a・・・起動信号。 b・・・ライト信号。 C・・・リフレッシュ信号・ 第 1 図 REFRESH /
ロック図、第2図は第1図のリード/ライト要求時の■
/στ下信号のタイミング生成を示すタイムチャート、
第3図は本発明による第1図の構成によるリフレッシュ
要求時のタイミング生成を示すタイムチャート、第4図
は従来のタイミング信号生成方式によるタイミング生成
を示すタイミングチャートである。 1・・・メモリ素子。 2・・・リクエスト受付回路。 3・・・デイレイ回路。 4・・・セレクタ。 5・・・タイミングステージ。 8・・・ττ丁倍信号生成回路 9・・・■信号生成回路。 10・・・ORゲート。 a・・・起動信号。 b・・・ライト信号。 C・・・リフレッシュ信号・ 第 1 図 REFRESH /
Claims (1)
- 【特許請求の範囲】 1、メモリ素子に供給する■信号を生成する■信号生成
回路と、前記■信号より も遅れたタイミングで■信号を生成する ■信号生成回路とを具備するメモリ装置に おいて、メモリ素子に供給する■信号を前 記■信号生成回路で生成される信号とリフ レッシュ信号との論理和により生成することを特徴とす
るメモリ装置のタイミング信号生成方式。 2、第1項記載のメモリ装置のタイミング信号生成方式
において、■信号生成回路への起動 信号をリフレッシュ動作時には遅延させて供給すること
を特徴とするメモリ装置のタイミング信号生成方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1249169A JPH03113891A (ja) | 1989-09-27 | 1989-09-27 | メモリ装置のタイミング信号生成方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1249169A JPH03113891A (ja) | 1989-09-27 | 1989-09-27 | メモリ装置のタイミング信号生成方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03113891A true JPH03113891A (ja) | 1991-05-15 |
Family
ID=17188934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1249169A Pending JPH03113891A (ja) | 1989-09-27 | 1989-09-27 | メモリ装置のタイミング信号生成方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03113891A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6301189B1 (en) | 1999-06-28 | 2001-10-09 | Hyundai Electronics Industries Co., Ltd. | Apparatus for generating write control signals applicable to double data rate SDRAM |
-
1989
- 1989-09-27 JP JP1249169A patent/JPH03113891A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6301189B1 (en) | 1999-06-28 | 2001-10-09 | Hyundai Electronics Industries Co., Ltd. | Apparatus for generating write control signals applicable to double data rate SDRAM |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100233973B1 (ko) | 동기형 반도체 기억 장치 | |
US5361230A (en) | Memory device delaying timing of outputting data in a test mode as compared with a normal operating mode | |
EP0452510B1 (en) | Semiconductor memory device | |
US6356489B2 (en) | Integrated circuit memory devices having circuits therein that preserve minimum /RAS TO /CAS Delays | |
KR19990003680A (ko) | 데이터 입출력 마스크 입력버퍼의 전류소모를 감소시키기 위한 제어부를 구비하는 동기식 반도체 메모리장치 | |
US4602356A (en) | Semiconductor memory device | |
KR20030009057A (ko) | 클럭 신호에 동기하여 동작하는 반도체 기억 장치 | |
US5495190A (en) | Arbiter circuit | |
JPH03113891A (ja) | メモリ装置のタイミング信号生成方式 | |
KR100299337B1 (ko) | 반도체기억장치 | |
JPS5848293A (ja) | メモリのリフレツシユ装置 | |
JPH0291900A (ja) | 半導体メモリ回路 | |
US5323346A (en) | Semiconductor memory device with write-per-bit function | |
US6590828B2 (en) | Apparatus and method for inputting address signals in semiconductor memory device | |
KR100712490B1 (ko) | 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를방지할 수 있는 반도체 메모리장치 및 방법 | |
JPH03263685A (ja) | ダイナミックランダムアクセスメモリ | |
KR102009944B1 (ko) | 집적회로 | |
JP2924471B2 (ja) | 半導体装置 | |
JPS61156596A (ja) | 半導体記憶装置 | |
KR0153609B1 (ko) | 반도체 메모리 장치의 마스킹 제어회로 | |
JPH04281289A (ja) | メモリリフレッシュ方式 | |
JP3127906B2 (ja) | 半導体集積回路 | |
KR19990038106A (ko) | 칼럼선택라인 디스에이블 제어회로 및 이를 이용한 반도체 메모리장치 | |
JPH04263191A (ja) | 半導体記憶装置 | |
JPH05282859A (ja) | メモリ集積回路 |