JPH03113891A - メモリ装置のタイミング信号生成方式 - Google Patents
メモリ装置のタイミング信号生成方式Info
- Publication number
- JPH03113891A JPH03113891A JP1249169A JP24916989A JPH03113891A JP H03113891 A JPH03113891 A JP H03113891A JP 1249169 A JP1249169 A JP 1249169A JP 24916989 A JP24916989 A JP 24916989A JP H03113891 A JPH03113891 A JP H03113891A
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- signal
- inverse
- timing
- cas
- refresh
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000004913 activation Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ装置タイミング信号生成方式に係り、
特に、でＷｌ・ＢＥＦＯＲＥ、π■〕リフレッシュ方式
を使用するメモリ装置のタイミング信号生成方式に関す
る。
特に、でＷｌ・ＢＥＦＯＲＥ、π■〕リフレッシュ方式
を使用するメモリ装置のタイミング信号生成方式に関す
る。
ダイナミックメモリ素子へ供給する信号は、特開昭６３
−１０６９９１号公報に記載のように、データの読み出
しあるいは書き込み動作時は、■、■の順にタイミング
信号を生成するノニ対し、てτ’Ｔ−ＢＥＦＯＲＥ−■
ＩＪフＬ／ッシュ動作時は■、■の順にタイミング信号
を生成する必要がある。従って従来のメモリ装置におい
ては、データの読み出しあるいは書き込み動作時と、■
−ＢＥＦＯＲＥ−■ＩＪフレッシュ動作時で、タイミン
グ信号生成回路の制御を変えるための制御回路を必要と
していた。
−１０６９９１号公報に記載のように、データの読み出
しあるいは書き込み動作時は、■、■の順にタイミング
信号を生成するノニ対し、てτ’Ｔ−ＢＥＦＯＲＥ−■
ＩＪフＬ／ッシュ動作時は■、■の順にタイミング信号
を生成する必要がある。従って従来のメモリ装置におい
ては、データの読み出しあるいは書き込み動作時と、■
−ＢＥＦＯＲＥ−■ＩＪフレッシュ動作時で、タイミン
グ信号生成回路の制御を変えるための制御回路を必要と
していた。
上記従来技術は；タイミング制御回路を簡単化する点に
配慮がされておらず、■ −ＢＥＦＯＲＥ −■リフレ
ッシュをサポートする場合に、データの読み出しあるい
は書き込み動作時とリフレッシュ動作時とでは異なるタ
イミング信号の生成を行なう必要があり、タイミング信
号生成回路が複雑になるという問題があった。
配慮がされておらず、■ −ＢＥＦＯＲＥ −■リフレ
ッシュをサポートする場合に、データの読み出しあるい
は書き込み動作時とリフレッシュ動作時とでは異なるタ
イミング信号の生成を行なう必要があり、タイミング信
号生成回路が複雑になるという問題があった。
本発明の目的は、データの読み出しあるいは書き込み動
作と、■ −ＢＥＦＯＲＥ −■リフレッシュ動作とで
タイミング信号生成回路を共通にして、タイミング信号
生成回路を単純化し、■−Ｉ３ＥＦＯＲＥ−■リフレッ
シュ動作をサポートできるタイミング信号生成方式を提
供することにある。
作と、■ −ＢＥＦＯＲＥ −■リフレッシュ動作とで
タイミング信号生成回路を共通にして、タイミング信号
生成回路を単純化し、■−Ｉ３ＥＦＯＲＥ−■リフレッ
シュ動作をサポートできるタイミング信号生成方式を提
供することにある。
さらに、■−ＢＥＦＯＲＥ−■リフレッシュ動作時の、
■に対する■のセットアツプ時間を容易に保証する手段
を提供することにある。
■に対する■のセットアツプ時間を容易に保証する手段
を提供することにある。
にある。
上記目的を達成するために本発明のメモリ装置は、メモ
リ素子に供給する■信号を■信号生成回路において■信
号より遅れて生成されるＲ／Ｗ■信号とリフレッシュ信
号との論理和により生成するようにしたものである。
リ素子に供給する■信号を■信号生成回路において■信
号より遅れて生成されるＲ／Ｗ■信号とリフレッシュ信
号との論理和により生成するようにしたものである。
また、メモリ素子の仕様の相違によるπ■］に対する■
のセットアツプ時間を保障するために、■信号生成回路
への起動信号を遅延させて供給するようにしたものであ
る。
のセットアツプ時間を保障するために、■信号生成回路
への起動信号を遅延させて供給するようにしたものであ
る。
上記手段によれば、リフレッシュ動作時でも■信号生成
回路は■信号よりも遅れた通常のり−ド／ライト動作時
と同じタイミングでＲ／Ｗ■信号を生成するが、メモリ
素子への■としては、このＲ／Ｗ■信号とリフレッシュ
信号のＯＲ出力が供給されるため、リフレッシュ信号が
セットされることで■が確定し、 Ｃ：ＡＳ−ＢＥＦＯＲＥ−瓦τゴリフレッシュ動作を実
行することができる。
回路は■信号よりも遅れた通常のり−ド／ライト動作時
と同じタイミングでＲ／Ｗ■信号を生成するが、メモリ
素子への■としては、このＲ／Ｗ■信号とリフレッシュ
信号のＯＲ出力が供給されるため、リフレッシュ信号が
セットされることで■が確定し、 Ｃ：ＡＳ−ＢＥＦＯＲＥ−瓦τゴリフレッシュ動作を実
行することができる。
また、リフレッシュ動作時、メモリ素子の仕様により■
に対するセットアツプが十分でない場合でも、■信号生
成回路への起動信号をリフレッシュ動作時のみ遅延させ
て供給し、この遅延時間を適切に設定することでセット
アツプ時間を保障することができる。
に対するセットアツプが十分でない場合でも、■信号生
成回路への起動信号をリフレッシュ動作時のみ遅延させ
て供給し、この遅延時間を適切に設定することでセット
アツプ時間を保障することができる。
以下、本発明の一実施例を図面により説明する。
第１図は本発明による半導体メモリ装置の一実施例を示
すブロック図である。
すブロック図である。
メモリ素子１は、■−ＢＥＦＯＲＥ−ＲＡ丁リすレッシ
ュ機能を有するものであり、第４図に示すように■信号
を■信号より前に立ち下げることによりリフレッシュが
実行される。
ュ機能を有するものであり、第４図に示すように■信号
を■信号より前に立ち下げることによりリフレッシュが
実行される。
リクエスト受付回路２は、リード／ライト要求償号Ｒ／
ＷＲＥＱ、及びリフレッシュ要求信号ＲＥＦＲＥＱを受
付けて、タイミング起動信号ａ、ライト信号ｂ、及びリ
フレッシュ信号Ｃを発生する。このとき、リード要求の
場合にはライト信号ｂ、及びリフレッシュ信号Ｃは発生
せず、ライト要求の場合にはライト信号すを、リフレッ
シュ要求の場合にはリフレッシュ信号Ｃを発生する。タ
イミングステージ５は、セレクタ４を介してタイミング
起動信号ａを受け、Ｔｏ−Ｔ７のステージ信号ｄを生成
する。このステージ信号ｄにより以後のタイミング信号
の生成を行なう。リード／ライト用のアドレスＡＯ−Ａ
１９はアドレスマルチプレクサ７により行アドレスと列
アドレスに時分割してメモリ素子１に入力する。この時
分割のタイミングはステージ信号ｄに従ってアドレスタ
イミング生成回路６により生成する。
ＷＲＥＱ、及びリフレッシュ要求信号ＲＥＦＲＥＱを受
付けて、タイミング起動信号ａ、ライト信号ｂ、及びリ
フレッシュ信号Ｃを発生する。このとき、リード要求の
場合にはライト信号ｂ、及びリフレッシュ信号Ｃは発生
せず、ライト要求の場合にはライト信号すを、リフレッ
シュ要求の場合にはリフレッシュ信号Ｃを発生する。タ
イミングステージ５は、セレクタ４を介してタイミング
起動信号ａを受け、Ｔｏ−Ｔ７のステージ信号ｄを生成
する。このステージ信号ｄにより以後のタイミング信号
の生成を行なう。リード／ライト用のアドレスＡＯ−Ａ
１９はアドレスマルチプレクサ７により行アドレスと列
アドレスに時分割してメモリ素子１に入力する。この時
分割のタイミングはステージ信号ｄに従ってアドレスタ
イミング生成回路６により生成する。
メモリ素子１の■入力には、ステージ信号ｄに従い■信
号生成回路８で生成した■信号ｅを入力する。■信号生
成回路９は、ステージ信号ｄに従ってＲ／Ｗ■信号ｆを
生成し、ＯＲゲート１０でこのＲ／Ｗ■信号ｆとリフレ
ッシュ信号Ｃの論理和をとり、このＯＲゲート１０の出
力を■信号ｇとしてメモリ素子１の■入力に入力する。
号生成回路８で生成した■信号ｅを入力する。■信号生
成回路９は、ステージ信号ｄに従ってＲ／Ｗ■信号ｆを
生成し、ＯＲゲート１０でこのＲ／Ｗ■信号ｆとリフレ
ッシュ信号Ｃの論理和をとり、このＯＲゲート１０の出
力を■信号ｇとしてメモリ素子１の■入力に入力する。
１のＣＡＳ入力に入力する。
ＷＥ信号生成回路１１は、リード信号ｂ、リフレッシュ
信号Ｃ、ステージ信号ｄからライト動作時に出力される
Ｗ１信号を生成し、メモリ素子１に入力する。
信号Ｃ、ステージ信号ｄからライト動作時に出力される
Ｗ１信号を生成し、メモリ素子１に入力する。
尚、メモリ素子１にはＤＡＴＡ線が接続されており、デ
ータがＤｉより入力され、Ｄｏより出力される。
ータがＤｉより入力され、Ｄｏより出力される。
第２図は、リード／ライト動作時に第１図の各信号生成
回路で生成される信号のタイミングを示したタイムチャ
ートである。
回路で生成される信号のタイミングを示したタイムチャ
ートである。
■信号信号室テージ信号ｄのＴｏでセット、Ｔ５でリセ
ットされ、Ｒ／Ｗ■信号ｆは、信号−ジ信号のＴ２でセ
ット、Ｔ６でリセットされる。
ットされ、Ｒ／Ｗ■信号ｆは、信号−ジ信号のＴ２でセ
ット、Ｔ６でリセットされる。
また、図示しないが、ライト動作時には、ＷＥ倍信号ス
テージ信号のＴ１でセットされ、Ｔ６でリセットされる
。そして、リード／ライト動作時には、リフレッシュ信
号は出力されないため、Ｒ／Ｗ■信号ｆのタ信号−グが
そのままでＷ子信号ｇのタイミングとなる。
テージ信号のＴ１でセットされ、Ｔ６でリセットされる
。そして、リード／ライト動作時には、リフレッシュ信
号は出力されないため、Ｒ／Ｗ■信号ｆのタ信号−グが
そのままでＷ子信号ｇのタイミングとなる。
第３図は、リフレッシュ動作時に第１図の各信号生成回
路で生成される信号のタイミングを示したタイムチャー
トである。
路で生成される信号のタイミングを示したタイムチャー
トである。
リード／ライト動作時と同様に、■信号信号室テージ信
号のＴＯでセット、Ｔ５でリセットされ、Ｒ／Ｗ■信号
ｆはス信号−信号のＴ２でセット、Ｔ６でリセットさ九
る。また、リード／ライト動作時とは異なり、リフレッ
シュ信号Ｃが出力されるので、■信号ｇはリフレッシュ
信号Ｃがセットされることによりセットされ。
号のＴＯでセット、Ｔ５でリセットされ、Ｒ／Ｗ■信号
ｆはス信号−信号のＴ２でセット、Ｔ６でリセットさ九
る。また、リード／ライト動作時とは異なり、リフレッ
シュ信号Ｃが出力されるので、■信号ｇはリフレッシュ
信号Ｃがセットされることによりセットされ。
Ｒ／Ｗ■信号ｆがリ信号−されるステージ信号ｄのＴ６
でリセットされることになる。
でリセットされることになる。
また、リフレッシュ動作時において、丁τ１信号ｇの立
ち下がりから■信号信号室ち下がりまでの時間間隔ｔ
ＣＩＩＩＬはメモリ素子１の仕様により異なり、メモリ
素子１の仕様がこれを満足しない場合がある。この場合
には、第１図に示すようにデイレイ回路３を設け、セレ
クタ４によりリフレッシュ時にはデイレイ回路３で遅延
したタイミング起動信号ａをタイミングステージ５に入
力し、ステージ信号ｄの生成を遅らせることで■信号の
生成を遅らせ、メモリ素子１の仕様を満足させることが
できる。デイレイ回路３としては１例えば、配線パター
ンの迂回によるものや、アンプゲートを複数段接続した
ものがある。これらのデイレイ回路は微調整が可能であ
り仕様の異なるメモリ素子に対し容易に対応することが
できる。
ち下がりから■信号信号室ち下がりまでの時間間隔ｔ
ＣＩＩＩＬはメモリ素子１の仕様により異なり、メモリ
素子１の仕様がこれを満足しない場合がある。この場合
には、第１図に示すようにデイレイ回路３を設け、セレ
クタ４によりリフレッシュ時にはデイレイ回路３で遅延
したタイミング起動信号ａをタイミングステージ５に入
力し、ステージ信号ｄの生成を遅らせることで■信号の
生成を遅らせ、メモリ素子１の仕様を満足させることが
できる。デイレイ回路３としては１例えば、配線パター
ンの迂回によるものや、アンプゲートを複数段接続した
ものがある。これらのデイレイ回路は微調整が可能であ
り仕様の異なるメモリ素子に対し容易に対応することが
できる。
尚、本実施例においては、メモリ素子としてＩＭビット
ダイナミックＲＡＭを用いたがこれに限定されるもので
はない。また、タイミングステージのステージ数やステ
ージの選択も本実施例に限定されるものでなく、メモリ
素子の仕様などにより変更できるものである。
ダイナミックＲＡＭを用いたがこれに限定されるもので
はない。また、タイミングステージのステージ数やステ
ージの選択も本実施例に限定されるものでなく、メモリ
素子の仕様などにより変更できるものである。
本発明によれば、データのリード／ライト動作時とリフ
レッシュ動作時とでタイミング信号生成回路を共用でき
るので、メモリ素子の制御回路が簡単になり、ＬＣやＬ
ＳＬのゲート数を少なくすることができるという効果が
ある。
レッシュ動作時とでタイミング信号生成回路を共用でき
るので、メモリ素子の制御回路が簡単になり、ＬＣやＬ
ＳＬのゲート数を少なくすることができるという効果が
ある。
また、デイレイ＠路によりリフレッシュ動作時の■信号
と■信号の間隔ｔ Ｃａ＆を微調整できるのでｓ ｔｃ
ｊＫの仕様の異なるメモリ素子に対しても＠路を変更す
ることなく容易に対応できるという効果がある。
と■信号の間隔ｔ Ｃａ＆を微調整できるのでｓ ｔｃ
ｊＫの仕様の異なるメモリ素子に対しても＠路を変更す
ることなく容易に対応できるという効果がある。
第１図は本発明の一実施例の半導体メモリ装置の機能ブ
ロック図、第２図は第１図のリード／ライト要求時の■
／στ下信号のタイミング生成を示すタイムチャート、
第３図は本発明による第１図の構成によるリフレッシュ
要求時のタイミング生成を示すタイムチャート、第４図
は従来のタイミング信号生成方式によるタイミング生成
を示すタイミングチャートである。 １・・・メモリ素子。 ２・・・リクエスト受付回路。 ３・・・デイレイ回路。 ４・・・セレクタ。 ５・・・タイミングステージ。 ８・・・ττ丁倍信号生成回路 ９・・・■信号生成回路。 １０・・・ＯＲゲート。 ａ・・・起動信号。 ｂ・・・ライト信号。 Ｃ・・・リフレッシュ信号・ 第 １ 図 ＲＥＦＲＥＳＨ ／
ロック図、第２図は第１図のリード／ライト要求時の■
／στ下信号のタイミング生成を示すタイムチャート、
第３図は本発明による第１図の構成によるリフレッシュ
要求時のタイミング生成を示すタイムチャート、第４図
は従来のタイミング信号生成方式によるタイミング生成
を示すタイミングチャートである。 １・・・メモリ素子。 ２・・・リクエスト受付回路。 ３・・・デイレイ回路。 ４・・・セレクタ。 ５・・・タイミングステージ。 ８・・・ττ丁倍信号生成回路 ９・・・■信号生成回路。 １０・・・ＯＲゲート。 ａ・・・起動信号。 ｂ・・・ライト信号。 Ｃ・・・リフレッシュ信号・ 第 １ 図 ＲＥＦＲＥＳＨ ／
Claims (1)
- 【特許請求の範囲】 １、メモリ素子に供給する■信号を生成する■信号生成
回路と、前記■信号より も遅れたタイミングで■信号を生成する ■信号生成回路とを具備するメモリ装置に おいて、メモリ素子に供給する■信号を前 記■信号生成回路で生成される信号とリフ レッシュ信号との論理和により生成することを特徴とす
るメモリ装置のタイミング信号生成方式。 ２、第１項記載のメモリ装置のタイミング信号生成方式
において、■信号生成回路への起動 信号をリフレッシュ動作時には遅延させて供給すること
を特徴とするメモリ装置のタイミング信号生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249169A JPH03113891A (ja) | 1989-09-27 | 1989-09-27 | メモリ装置のタイミング信号生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249169A JPH03113891A (ja) | 1989-09-27 | 1989-09-27 | メモリ装置のタイミング信号生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03113891A true JPH03113891A (ja) | 1991-05-15 |
Family
ID=17188934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249169A Pending JPH03113891A (ja) | 1989-09-27 | 1989-09-27 | メモリ装置のタイミング信号生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03113891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301189B1 (en) | 1999-06-28 | 2001-10-09 | Hyundai Electronics Industries Co., Ltd. | Apparatus for generating write control signals applicable to double data rate SDRAM |
-
1989
- 1989-09-27 JP JP1249169A patent/JPH03113891A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301189B1 (en) | 1999-06-28 | 2001-10-09 | Hyundai Electronics Industries Co., Ltd. | Apparatus for generating write control signals applicable to double data rate SDRAM |
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