JPH03112155A - 半導体装置のパッケージ - Google Patents
半導体装置のパッケージInfo
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- JPH03112155A JPH03112155A JP25104589A JP25104589A JPH03112155A JP H03112155 A JPH03112155 A JP H03112155A JP 25104589 A JP25104589 A JP 25104589A JP 25104589 A JP25104589 A JP 25104589A JP H03112155 A JPH03112155 A JP H03112155A
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- 239000002184 metal Substances 0.000 abstract description 7
- 239000012212 insulator Substances 0.000 abstract description 5
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- 230000000694 effects Effects 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置のパッケージに関し、特に、半
導体装置のライン(信号ライン、電源ライン及びアース
ライン)を外部に導出する端子を改良することにより、
破損や静電破壊等の危険性が低減されるようにしたもの
である。
導体装置のライン(信号ライン、電源ライン及びアース
ライン)を外部に導出する端子を改良することにより、
破損や静電破壊等の危険性が低減されるようにしたもの
である。
従来の半導体装置のパッケージとしては、例えば第3図
に示すようなものがある。
に示すようなものがある。
第3図は、半導体装置1を封入した状態のパッケージ2
の断面図であり、パッケージ2は、キャップ3.基板4
及び図示しないシール部材によって、半導体装置lを外
部雰囲気から遮断している。
の断面図であり、パッケージ2は、キャップ3.基板4
及び図示しないシール部材によって、半導体装置lを外
部雰囲気から遮断している。
なお、キャップ3及び基Fi4は絶縁体から成形されて
いて、半導体装置1は、接着剤等によって基板4の上面
に固定されている。
いて、半導体装置1は、接着剤等によって基板4の上面
に固定されている。
パッケージ2のキャップ3及び基板4間には端子として
の多数のピン5が挟持されている。これらピン5はパッ
ケージ2外部において屈曲してその先端が下方を向くと
共に、パッケージ2内に位置するそれらピン5のそれぞ
れの内端は、ワイヤ6を介して半導体装置lの各ライン
(信号ライン、電源ライン、アースライン等)に接続さ
れている。
の多数のピン5が挟持されている。これらピン5はパッ
ケージ2外部において屈曲してその先端が下方を向くと
共に、パッケージ2内に位置するそれらピン5のそれぞ
れの内端は、ワイヤ6を介して半導体装置lの各ライン
(信号ライン、電源ライン、アースライン等)に接続さ
れている。
従って、ピン5を介して、半導体装置lとの信号の送受
(言や、半導体装置lへの電源の供給等を行うことがで
きる。
(言や、半導体装置lへの電源の供給等を行うことがで
きる。
このようなパッケージ2に封入された半導体装置lを実
装するには、実装基板(図示せず)に設けられた凹型端
子に各ピン5の先端を差し込むと共に、その差し込んだ
部分をはんだ付は等により固着保持ずればよい。
装するには、実装基板(図示せず)に設けられた凹型端
子に各ピン5の先端を差し込むと共に、その差し込んだ
部分をはんだ付は等により固着保持ずればよい。
しかしながら、上述した従来のパッケージ2にあっては
、半導体装置1のラインを外部に導出する端子としての
ピン5がパッケージ2外部に突出していて、運搬や実装
の際に人や機械等がピン5に触れ易いため、ピン5が折
れ曲がる等して破損したり、半導体装置lで静電破壊が
発生するという危険があった。
、半導体装置1のラインを外部に導出する端子としての
ピン5がパッケージ2外部に突出していて、運搬や実装
の際に人や機械等がピン5に触れ易いため、ピン5が折
れ曲がる等して破損したり、半導体装置lで静電破壊が
発生するという危険があった。
この発明は、このような従来の技術が有する未解決の課
題に着目してなされたものであり、収容された半導体装
置の各ラインを外部に導出する端子部分の構造を改良す
ることにより、上述した破損や静電破壊等の危険性を低
減することができる半導体装置のパッケージを提供する
ことを目的としている。
題に着目してなされたものであり、収容された半導体装
置の各ラインを外部に導出する端子部分の構造を改良す
ることにより、上述した破損や静電破壊等の危険性を低
減することができる半導体装置のパッケージを提供する
ことを目的としている。
〔課題を解決するための手段]
上記目的を達成するために、本発明は、半導体装置を封
入し且つその半導体装置のラインを外部に導出する端子
を備えたパッケージにおいて、前記端子をパッケージ内
に凹陥させた。
入し且つその半導体装置のラインを外部に導出する端子
を備えたパッケージにおいて、前記端子をパッケージ内
に凹陥させた。
本発明にあっては、端子がパッケージ内に凹陥している
ので、端子自体に外力が加わって破損するようなことは
ないし、人や機械等に触れ難くなるから、運搬や実装の
際に静電破壊が発生ずる危険性が低くなる。
ので、端子自体に外力が加わって破損するようなことは
ないし、人や機械等に触れ難くなるから、運搬や実装の
際に静電破壊が発生ずる危険性が低くなる。
(実施例〕
以下、この発明の実施例を図面に基づいて説明する。
第1図及び第2図は本発明の一実施例を示した図である
。なお、従来技術の説明で用いた第3図と同様の部位及
び部材には、同じ符号を付し、その重複する説明は省略
する。
。なお、従来技術の説明で用いた第3図と同様の部位及
び部材には、同じ符号を付し、その重複する説明は省略
する。
第1図は、゛ト導体装置1を封入した状態のパンケージ
2の部分断面図であり、半導体装置1のラインの内、一
つの信号ラインと、一つのアースラインとを外部に導出
する部分を示している。
2の部分断面図であり、半導体装置1のラインの内、一
つの信号ラインと、一つのアースラインとを外部に導出
する部分を示している。
同図に示すように、基板4には、金属製のリード線7及
び8が埋設されていて、それらリード線7及び8の内端
はパッケージ2内に露出すると共に、一方のリード線7
の内端はワイヤ6aを介して半導体装置lの信号ライン
に接続され、他方のリード線8の内端はワイヤ6b(一
部省略)を介して半導体装置lのアースラインに接続さ
れている。
び8が埋設されていて、それらリード線7及び8の内端
はパッケージ2内に露出すると共に、一方のリード線7
の内端はワイヤ6aを介して半導体装置lの信号ライン
に接続され、他方のリード線8の内端はワイヤ6b(一
部省略)を介して半導体装置lのアースラインに接続さ
れている。
また、基板4には、基板4下面側に開口し且つ金属製の
有底円筒形の凹陥体9及びIOが埋設されていて、一方
の凹陥体9はリード線7の外端に接触し、他方の凹陥体
10はリード線8の外端に接触している。ここで、本実
施例では、凹陥体9及び10が、端子を構成している。
有底円筒形の凹陥体9及びIOが埋設されていて、一方
の凹陥体9はリード線7の外端に接触し、他方の凹陥体
10はリード線8の外端に接触している。ここで、本実
施例では、凹陥体9及び10が、端子を構成している。
そして、基板4の下面には、金属製の接地層11が設け
られていて、凹陥体IOの開口端部はその接地層11に
接触している(即ち、凹陥体lOは接地されている)が
、凹陥体9と接地層11とは、リング状の絶縁体12に
よって非接触状態となっている。
られていて、凹陥体IOの開口端部はその接地層11に
接触している(即ち、凹陥体lOは接地されている)が
、凹陥体9と接地層11とは、リング状の絶縁体12に
よって非接触状態となっている。
第2図は、絶縁体からなる実装基板13にパッケージ2
を実装した状態の部分断面図であり、本実施例では、実
装基板13を裏面側から貫通し且つ先端部が凹陥体9又
は10に嵌合する金属製の固定ピン14及び15によっ
て、パッケージ2を実装基板13に固定している。
を実装した状態の部分断面図であり、本実施例では、実
装基板13を裏面側から貫通し且つ先端部が凹陥体9又
は10に嵌合する金属製の固定ピン14及び15によっ
て、パッケージ2を実装基板13に固定している。
この際、実装基板13の裏面に必要な配線を施すと共に
、その配線に接触するように固定とン14又は15を貫
通させれば、半導体装置1のラインの外部への導出が容
易に行える。
、その配線に接触するように固定とン14又は15を貫
通させれば、半導体装置1のラインの外部への導出が容
易に行える。
また、予め凹陥体9及びlOの内面にはんだを塗布して
おくと、第2図に示すように固定ピン14及び15を凹
陥体9及び10に嵌合させた後、パッケージ2全体を加
熱すれば、はんだ付けを一度に行うことができ、多くの
手間が省かれる。
おくと、第2図に示すように固定ピン14及び15を凹
陥体9及び10に嵌合させた後、パッケージ2全体を加
熱すれば、はんだ付けを一度に行うことができ、多くの
手間が省かれる。
そして、上記実施例の構成であれば、端子としての凹陥
体9及び10がパッケージ2の外部に突出していないの
で、それらに外力が加わって破損することはないし、パ
ッケージ2の外部に露出しているのは接地側だけであり
、その他の部分は人や機械等に触れ難いから、静電破壊
の危険性が低減される。
体9及び10がパッケージ2の外部に突出していないの
で、それらに外力が加わって破損することはないし、パ
ッケージ2の外部に露出しているのは接地側だけであり
、その他の部分は人や機械等に触れ難いから、静電破壊
の危険性が低減される。
さらに、端子(凹陥体9及び10)がパンケージ2内に
凹陥しているため、基板4の下面に広くて強い接地層1
1を容易に設けることができると共に、半導体装置1の
アースラインを容易に接地することができる。
凹陥しているため、基板4の下面に広くて強い接地層1
1を容易に設けることができると共に、半導体装置1の
アースラインを容易に接地することができる。
なお、上記実施例では、端子としての凹陥体9及び10
を、パッケージ2の下面側に開口した場合について説明
したが、これに限定されるものではなく、それに代えて
又はそれと共に、パッケージ2の側面側に開口させるこ
とも可能である。
を、パッケージ2の下面側に開口した場合について説明
したが、これに限定されるものではなく、それに代えて
又はそれと共に、パッケージ2の側面側に開口させるこ
とも可能である。
〔発明の効果]
以上説明したように、本発明にあっては、半導体装置の
ラインを外部に導出する端子をパッケージ内に凹陥させ
たため、破損や静電破壊等の危険性が低減されるという
効果がある。
ラインを外部に導出する端子をパッケージ内に凹陥させ
たため、破損や静電破壊等の危険性が低減されるという
効果がある。
第1図は本発明の一実施例を示す部分断面図、第2図は
パッケージを実装した状態での部分断面図、第3図は従
来のパッケージを示す断面図である。 ■・・・半導体装置、2・・・パッケージ、3・・・キ
ャップ、4・・・基板、6a、6b・・・ワイヤ、7,
8・・・リード線、9,10・・・凹陥体、11・・・
接地層、12・・・絶縁体、13・・・実装基板、14
.15・・・固定ピン
パッケージを実装した状態での部分断面図、第3図は従
来のパッケージを示す断面図である。 ■・・・半導体装置、2・・・パッケージ、3・・・キ
ャップ、4・・・基板、6a、6b・・・ワイヤ、7,
8・・・リード線、9,10・・・凹陥体、11・・・
接地層、12・・・絶縁体、13・・・実装基板、14
.15・・・固定ピン
Claims (1)
- (1)半導体装置を封入し且つその半導体装置のライン
を外部に導出する端子を備えたパッケージにおいて、前
記端子をパッケージ内に凹陥させたことを特徴とする半
導体装置のパッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25104589A JPH03112155A (ja) | 1989-09-27 | 1989-09-27 | 半導体装置のパッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25104589A JPH03112155A (ja) | 1989-09-27 | 1989-09-27 | 半導体装置のパッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03112155A true JPH03112155A (ja) | 1991-05-13 |
Family
ID=17216795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25104589A Pending JPH03112155A (ja) | 1989-09-27 | 1989-09-27 | 半導体装置のパッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03112155A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996012299A1 (en) * | 1994-10-17 | 1996-04-25 | W.L. Gore & Associates, Inc. | Integrated circuit package |
US5701032A (en) * | 1994-10-17 | 1997-12-23 | W. L. Gore & Associates, Inc. | Integrated circuit package |
EP0817267A1 (en) * | 1994-03-11 | 1998-01-07 | The Panda Project | Semiconductor package having pins connected to inner layers of multilayer structure |
US7221830B2 (en) | 2003-06-30 | 2007-05-22 | Tdk Corporation | Method and apparatus for connecting optical transmission module and core position detection method for optical waveguide |
-
1989
- 1989-09-27 JP JP25104589A patent/JPH03112155A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0817267A1 (en) * | 1994-03-11 | 1998-01-07 | The Panda Project | Semiconductor package having pins connected to inner layers of multilayer structure |
WO1996012299A1 (en) * | 1994-10-17 | 1996-04-25 | W.L. Gore & Associates, Inc. | Integrated circuit package |
US5525834A (en) * | 1994-10-17 | 1996-06-11 | W. L. Gore & Associates, Inc. | Integrated circuit package |
US5701032A (en) * | 1994-10-17 | 1997-12-23 | W. L. Gore & Associates, Inc. | Integrated circuit package |
US7221830B2 (en) | 2003-06-30 | 2007-05-22 | Tdk Corporation | Method and apparatus for connecting optical transmission module and core position detection method for optical waveguide |
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