JPH03109833A - 多重化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 データの多重及び分離を行うための多重化回路に関し、 低価格化、小型化を実現するための多重化回路を提供す
ることを目的とし、 複数フレームからなる複数組のデータ列り、ｌ〜Ｄｎを
入力して、所定数のフレーム毎にパルスを出力するフレ
ームパルスにより所定数フレーム毎にデータ列の対応す
るフレームのデータを出力するゲート回路と、２つの入
力端子のうちの第１の入力端子に、入力データを所定数
フレームだけ遅延させて出力する遅延回路が接続され、
遅延回路の出力と第２の入力端子に入力したデータとの
論理和を求めて出力する遅延・論理和回路とを有し、遅
延・論理和回路１５０−ｎの遅延回路にゲート回路の出
力データＤｎを入力し、第２の入力端子に出力データＤ
ｎ−１を入力し、順次遅延・論理和回路１５０−ｉの遅
延回路に遅延・論理和回路の前段の出力を入力し、第２
の入力端子にゲート回路の出力データＤ　ｉ−１を入力
し、遅延・論理和回路１５０−２からデータ列Ｄ１〜Ｄ
ｎのデータをフレーム単位で多重化して出力するように
構成する。

〔産業上の利用分野〕

本発明は、データの多重及び分離を行うための多重化回
路の改良に関するものである。

近年の情報技術の進歩にともない、伝送装置の低価格化
、小型化が要求されている。このため部品を減らし、回
路方式を考え直す必要がある。そこで、低価格化、小型
化を実現するための多重化回路が要望されている。

［従来の技術］ 第４図は一例の多重化を行うデータの内容を示す図であ
る。

第５図は従来例の多重化回路の構成を示すブロック図で
ある。

第６図は従来例におけるデータの多重化の推移を示す図
である。

第４図に示すような５組のデータ列Ｄ１〜Ｄ５は、これ
らを構成するデータ＃１〜＃５・・・がそれぞれ１フレ
ーム長（例えば１０２４ビツト）からなるとする。これ
らデータ列Ｄ１〜Ｄ５が、第５図に示す多重化回路の入
力部の論理積回路（以下ＡＮＤ回路と称する）１−１〜
１−５のそれぞれの一方の入力端子に加えられる。他方
の入力端子には上記１フレーム毎にパルスを出力するフ
レームパルスが加えられる。

そしてＡＮＤ回路１−１からは、フレームパルスに同期
してデータ列ＤＩの＃１が出力され、論理和回路（以下
ＯＲ回路と称する）３に加えられる。又、ＡＮＤ回路１
−２からは上記ＡＮＤ回路１−１の出力と同じタイミン
グでデータ列Ｄ２の＃１が出力されるが、この出力は例
えばシフトレジスタ（図示しない）からなる遅延回路２
−２に加えられ１フレ一ム分遅延された後ＯＲ回路３に
加えられる。この結果、ＯＲ回路３の出力は第６図のに
示すようになる。

同様にして、ＡＮＤ回路１−３からは上記ＡＮＤ回路１
−１の出力と同じタイミングでデータ列Ｄ３の＃１が出
力されるが、この出力は遅延回路２−３に加えられ２フ
レ一ム分遅延された後ＯＲ回路３に加えられる。この結
果、ＯＲ回路３の出力は第６図■に示すようになる。

ＡＮＤ回路１−４．１−５からの出力もそれぞれ３フレ
一ム分及び４フレ一ム分遅延された後ＯＲ回路３に加え
られる。この結果、ＯＲ回路３の出力はそれぞれ第６図
■及び■に示すようになる。

データ列Ｄ１〜Ｄ５の＃２〜＃５・・・についても同様
にして、ＯＲ回路３から出力され、このようにして多重
化が行われる。

〔発明が解決しようとする課題〕

しかしながら上述の回路においては、データ列が増すご
とに遅延回路の規模が大きくなり、それにともない装置
の価格が高くなるという問題点があった。

したがって本発明の目的は、低価格化、小型化を実現す
るための多重化回路を提供することにある。

（課題を解決するための手段〕 上記問題点は第１図に示す回路構成によって解決される
。

即ち第１図において、１００は複数フレームからなる複
数組のデータ列Ｄ１〜Ｄｎを入力して、所定数のフレー
ム毎にパルスを出力するフレームパルスにより所定数フ
レーム毎にデータ列の対応するフレームのデータを出力
するゲート回路である。

１５０−ｎ〜１５０−２は２つの入力端子のうちの第１
の入力端子に、入力データを所定数フレームだけ遅延さ
せて出力する遅延回路が接続され、遅延回路の出力と第
２の入力端子に人力したデータとの論理和を求めて出力
する遅延・論理和回路である。

そして、遅延・論理和回路１５０−ｎの遅延回路にゲー
ト回路の出力データＤｎを入力し、第２の入力端子に出
力データＤｎ−１を入力する。

そして順次遅延・論理和回路１５０−ｉ　　（ｉ　＝ｎ
−１、ｎ−２、・・・、２）の遅延回路に遅延・論理和
回路の前段の出力を人力し、第２の入力端子にゲート回
路の出力データＤ　ｉ−１を入力する。

最終的に、遅延・論理和回路１５０−２からデータ列Ｄ
１〜Ｄｎのデータをフレーム単位で多重化して出力する
ように構成する。

〔作　用〕

第１図において、遅延・論理和回路１５０−ｎの遅延回
路にゲート回路１００の出力データＤｎを入力し、第２
の入力端子に出力データＤｎ−１を入力する。そして、
順次遅延・論理和回路１５０−ｉ　　（ｉ　−ｎ−１、
ｎ−２、・・・、２）の遅延回路に遅延・論理和回路の
前段の出力を入力し、第２の入力端子にゲート回路１０
０の出力データＩ］−１を入力し、遅延・論理和回路１
５０−２からデータ列Ｄ１〜Ｄｎのデータをフレーム単
位で多重化して出力する。

この結果、ｎ組のデータ列を多重化する時には（ｎ−１
）個の遅延回路があれば可能となる。このため、多重化
回路を小型化することができ、装置の小型化、低価格化
を実現することができる。

〔実施例〕

第２図は本発明の実施例の回路の構成を示すブロック図
である。

第３図は実施例におけるデータの多重化の推移を示す図
である。

企図を通じて同一符号は同一対象物を示す。

第２図において、入力データ列Ｄ１〜Ｄ５がそれぞれデ
ータ＃１〜＃５・・・により構成され、＃１〜＃５はそ
れぞれ１フレーム長からなるとする。まず、Ｄ１〜Ｄ５
の＃ｌがＡＮＤ回路１−５〜１１の一方の入力端子に、
又１フレームごとにパルスを出力するフレームパルス発
生部４の出力のフレームパルスが他方の入力端子に加え
られる。この結果、ＡＮＤ回路１−１〜１−５において
入力データＤ５〜Ｄｉの＃１とフレームパルスとの論理
積が求められ、へＮＯ回路１−１〜１−５からＤ５〜Ｄ
１の＃１のデータが同時に出力される。

ＡＮＤ回路１−１の出力を遅延回路部９内の例えばエラ
スティックメモリのようなメモリ９−１に加え、制御回
路（以下Ｃ０ＮＴと称する）１０の出力の書き込み用リ
セット信号（ＷＲ）により書き込む。そして１フレーム
（例えば１０２４ビツト）に対応する時間だけ経過した
後、Ｃ０ＮＴＩＯの出力の読み出し用リセット信号（Ｒ
Ｒ）により読み出して、出力をＯＲ回路５の一方の入力
端子に加える。ＯＲ回路５の他方の入力端子にはＡＮＤ
回路１−２の出力のデータＤ４の＃１が加えられている
。この結果、ＯＲ回路５からは第３圓■に示すような順
序でＤ４、Ｄ５の＃１のデータが出力される。

次に、ＯＲ回路５の出力を遅延回路部９内のメモリ９−
２に加え、Ｃ０ＮＴＩＯの出力のＷＲにより書き込みｌ
フレームに対応する時間だけ経過した後、Ｃ０ＮＴｌ０
の出力のＲＲにより読み出して、出力をＯＲ回路６の一
方の入力端子に加える。他方の入力端子にはＡＮＤ回路
１−３の出力のＤ３の＃１のデータが加えられている。

この結果、第３圓■に示すようにＤ３に比べＤ４、Ｄ５
のデータが更に１フレ一ム分だけ遅延されてＯＲ回路６
から出力される。

以下同様の動作を繰り返し、ＯＲ回路８からＤ１〜Ｄ５
の＃１のデータが第３圓■に示すような順序で出力され
る。このようにして入力データの多重化を行うことがで
きる。

尚、フレームパルス発生部４のそれぞれの出力のフレー
ムパルスの間隔（時点）を変えることにより、ＡＮＤ回
路１−１〜１−５から一度に出力するデータを変えて、
例えばＤ１〜Ｄ５の＃１、＃２を一度に抜き出して多重
化を行うこともできる。即ち、多重化構成を変えること
ができる。

又、Ｃ０ＮＴＩＯの出力のＷＲ，ＲＲの信号によりデー
タの遅延を行うため、任意の長さの遅延を容易に与える
ことができる。

０ ［発明の効果］ 以上説明したように本発明によれば、多重化回路を小型
化することができ、装置の小型化、低価格化に寄与する
ところが大きい。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の回路の構成を示すブロック図
、 第３図は実施例におけるデータの多重化の推移を示す図
、 第４図は一例の多重化を行うデータの内容を示す図、 第５図は従来例の多重化回路の構成を示すブロック図、 第６図は従来例におけるデータの多重化の推移を示す図
である。 図において １００はゲート回路、 １５０−ｎ〜１５０−２は遅延・論理和回路１ を示す。 ２

Claims (1)

1. 【特許請求の範囲】 複数フレームからなる複数組のデータ列（Ｄ１〜Ｄｎ）
   を入力して、所定数のフレーム毎にパルスを出力するフ
   レームパルスにより所定数フレーム毎に該データ列の対
   応するフレームのデータを出力するゲート回路（１００
   ）と、 ２つの入力端子のうちの第１の入力端子に、入力データ
   を所定数フレームだけ遅延させて出力する遅延回路が接
   続され、該遅延回路の出力と第２の入力端子に入力した
   データとの論理和を求めて出力する遅延・論理和回路（
   １５０−ｎ〜１５０−２）とを有し、 該遅延・論理和回路（１５０−ｎ）の遅延回路に該ゲー
   ト回路の出力データ（Ｄｎ）を入力し、第２の入力端子
   に出力データ（Ｄｎ−１）を入力し、順次遅延・論理和
   回路（１５０−ｉ）（ｉ＝ｎ−１、ｎ−２、・・・、２
   ）の遅延回路に該遅延・論理和回路の前段の出力を入力
   し、第２の入力端子にゲート回路の出力データ（Ｄｉ−
   １）を入力し、該遅延・論理和回路（１５０−２）から
   データ列Ｄ１〜Ｄｎのデータをフレーム単位で多重化し
   て出力するようにしたことを特徴とする多重化回路。