JPH03104224A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03104224A JPH03104224A JP24302589A JP24302589A JPH03104224A JP H03104224 A JPH03104224 A JP H03104224A JP 24302589 A JP24302589 A JP 24302589A JP 24302589 A JP24302589 A JP 24302589A JP H03104224 A JPH03104224 A JP H03104224A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｓｏｌ（シリコンオンインシュレータ）基板の製造方法
の改良に関し、 絶縁膜を介して張り合わせた２枚のシリコンウエー八の
一方を、その表面が損傷されたり、汚染されたりするこ
となく均一な厚さに薄膜化して、歩留りよく、張り合わ
せ超薄膜Ｓｏ１基板を製造する方法を提供することを目
的とし、 第１のシリコンウェーハと第２のシリコンウェーハとを
絶縁膜を介して接着し、前記の第１のシリコンウェーハ
または前記の第２のシリコンウェーハを一部領域から除
去して溝を形成し、この溝の側壁に窒化シリコン膜を形
戒し、この窒化シリコン膜が側壁に形成された前記の溝
の中に二酸化シリコン層を形戒し、前記の窒化シリコン
膜を除去し、前記の二酸化シリコン層をストツパとして
前記の第１のシリコンウェーハまたは前記の第２のシリ
コンウェーハを選択的に研磨してその厚さを減少するよ
うに横戒する． 〔産業上の利用分野］ 本発明は、Ｓｏｌ（シリコンオンインシュレータ）基板
の製造方法の改良に関する． 〔従来の技術〕 ＳＯＩ基板は、バルク基板と比較して、素子間分離が容
易であり、また、形成される素子の特性もすぐれている
という特徴がある．なかでも、バルクの結晶性を活かす
ことができる張り合わせＳＯＩ基板は、すぐれた性能を
有しているので注目されている． この張り合わせＳｏｌ基板は、第２図（ａ）に示すよう
に、第１のシリコンウエーハ１及び第２のシリコンウェ
ーハ２の表面を酸化して絶縁膜３を形成した後、同図（
ｂ）に示すように両者を絶縁ｌｌｌ３を介して重ね合わ
せ、熱処理をなして接着し、同図（Ｃ）に示すように、
一方のシリコンウェーハ、例えば、第１のシリコンウエ
ーハ１の厚さを減少したものであり、この厚さの減少さ
れたシリコン層に素子が形成される． 一方、素子の形成されるシリコン層の厚さが薄いほど、
その素子に形戒されるＬＳＩの性能は向上するので、素
子の形成されるシリコン層の厚さが１ｎ以下の超薄膜Ｓ
ＯＩ基板が近年注目されるようになった．この場合、素
子の形成されるシリコン層の膜厚の面内ばらつきを、支
持基板の厚さのばらつき以下に抑える必要があることか
ら、裏面を基準としてなす研削技術や研磨技術を使用し
てシリコンウエーハを薄膜化することは不可能である． 張り合わされたシリコンウェーハの一方を薄膜化する従
来技術について、以下に説明する．第３図（ａ）に示す
ように、第１のシリコンウエーハｌと第２のシリコンウ
ェーハ２とを絶縁膜３を介して張り合わせ、いずれか一
方のシリコンウェーハ、例えば、第１のシリコンウェー
ハｌを研削して、素子形成のために必要な厚さを下廻ら
ない程度の厚さに形成する．次に、同図（ｂ）に示すよ
うに、第１のシリコンウェーハ１と絶縁膜３とをパター
ニングして溝６を形戒する．次いで、前工程（バターニ
ング工程）において使用した窒化シリコン等のマスクを
そのま＼使用して熱酸化をなして、同図（Ｃ）に示すよ
うに、溝６の中に二酸化シリコン層９を形戒する．二酸
化シリコンに対する研磨速度がシリコンに対する研磨速
度に比べて極めて小さい研磨剤を使用して選択研磨をな
すと、溝６の底部に形成されている二酸化シリコン層９
の上面がストツパとして機能し、同図（ｄ）に示すよう
に、第１のシリコンウェーハ１の表面が、溝６の底部に
形或された二酸化シリコン層９の上面と一致するところ
まで均一に薄膜化される．酸化シリコン層が第１のシリ
コンウェーハ１から剥離し、この剥離した二酸化シリコ
ンの細片が研磨剤中に混入して研磨される第１のシリコ
ンウェーハｌの表面を損傷する．また、剥離した二酸化
シリコンの細片が、研磨される第１のシリコンウェーハ
１の表面に付着し、洗浄しても除去されずに残留する．
この結果、このＳｏ！基板にデバイスを形成した時の製
造歩留りが著しく低下する．本発明の目的は、この欠点
を解消することにあり、絶縁膜を介して張り合わせた２
枚のシリコンウェーハの一方を、その表面が損傷された
り、汚染されたりすることなく均一な厚さに薄膜化して
、歩留りよく、張り合わせ超薄膜Ｓｏｌ基板を製造する
方法を提供することにある． 〔発明が解決しようとする課題〕 ところで、張り合わせた２枚のシリコンウエー八の一方
、例えば、第１のシリコンウエーハｌを選択研磨する時
に、溝６の中に形成された二酸化シリコン層９のうち、
溝６の側壁に形成されたニ〔課題を解決するための手段
］ 上記の目的は、第１のシリコンウェーハ（１）と第２の
シリコンウェーハ（２）とを絶縁膜（３）を介して接着
し、前記の第１のシリコンウェーハ（１）または前記の
第２のシリコンウェーハ（２）を一部領域から除去して
溝（６）を形或し、この溝（６）の側壁に窒化シリコン
膜（７）を形成し、この窒化シリコン膜（７）が側壁に
形成された前記の溝（６）の中に二酸化シリコン層（８
）を形成し、前記の窒化シリコンｌｌＩ（７）を除去し
、前記の二酸化シリコン層（８）をストッパとして前記
の第１のシリコンウェーハ（１）または前記の第２のシ
リコンウェーハ（２）を選択的に研磨してその厚さを減
少する工程を有する半導体装置の製造方法によって達或
される． 〔作用〕 本発明に係る張り合わせＳＯＩ基板の製造方法において
は、第１のシリコンウェーハｌまたは第２のシリコンウ
ェーハ２に溝６を形成し、この溝６の側壁に窒化シリコ
ン膜７を形成した後、溝６の中に二酸化シリコン層８を
形或するので、この二酸化シリコン層８は溝６の底部に
のみ形成されることになり、溝６の側壁には形成されな
い．しかも、本発明に係る張り合わせＳｏｌ基板の製造
方法においては、その後、溝６の側壁に形成されている
窒化シリコンｌＩ７を除去した後、第１のシリコンウェ
ーハ１または第２のシリコンウェーハ２を研磨すること
一されており、第１のシリコンウェーハ１または第２の
シリコンウェーハ２を研磨するときには、溝の側壁は存
在しない．したがって、第１のシリコンウェーハ１また
は第２のシリコンウェーハ２を、二酸化シリコン層８を
ストツパとして選択研磨する時には、従来技術において
は溝の側壁を構或して存在していた二酸化シリコン層が
本発明においては存在しないから、これが剥離すること
はありえず、したがって、従来技術においては存在した
が本発明においては存在しない二酸化シリコンの細片に
よって、シリコンウエー八表面の損傷や汚染が発生する
ことはありえず、シリコンウェーハは二酸化シリコン層
８の表面と同一の高さまで均一に薄膜化される．〔実施
例〕 以下、図画を参照しつ＼、本発明の一実施例に係る張り
合わせＳＯＩ基板の製造方法について説明する． 第１図（ａ）参照 第１のシリコンウェーハ１及び第２のシリコンウェーハ
２の表面を酸化して絶縁膜３を形成し、両者を絶縁膜３
を介して重ね合わせ、酸素雰囲気中において約１，１０
０゜Ｃの温度に加熱して接着し、一方のシリコンウェー
ハ、例えば、第１のシリコンウェーハｌを研削して、そ
の厚さを約２ｎまで減少する． 第１図（ｂ）参照 第１のシリコンウェーハ１上にＣＶＤ法を使用して窒化
シリコン層４を形成し、その上にレジスト層５を形成し
、フォトリソグラフィー法を使用してバターニングして
、レジストＮ５を溝形或領域上から除去し、残留したレ
ジスト層５をマスクとして四フフ化炭素ガスを使用して
窒化シリコン層４をドライエッチングし、次いで、四塩
化炭素等を使用して第１のシリコンウエーハ１をドライ
エッチングして、絶縁膜３に達する溝６を形成す第１図
（ｃ）参照 １，０５０℃に加熱し、アンモニアガスを供給して熱窒
化をなし、溝６の側壁に約５ｎｍ厚の窒化シリコン膜７
を形戒する． 第１図（ｄ）参照 フッ酸を使用して、溝６に露出している絶縁膜３をエッ
チング除去して、第２のシリコンウェーハ２を露出する
． 第１図（ｅ）参照 約１．１００℃に加熱して、溝６に露出している第２の
シリコンウェーハ２を熱酸化して溝６の底部に二酸化シ
リコン層８を形成する．なお、この二酸化シリコン層８
は、その表面は絶縁膜３が第１のシリコンウェーハ１と
接する面より、１例として０．５ｎ程度、高くなるよう
に形成される．第１図（ｆ）参照 熱リン酸を使用して第１のシリコンウエーハ１上に形成
された窒化シリコン層４と溝６の側壁に形成された窒化
シリコン膜７とを除去し、エチレンジアミンとコロイダ
ルシリカとの混合液を研磨剤とする選択研磨法を使用し
て第１のシリコンウェーハ１を選択研磨すると、二酸化
シリコン層８がストソバとして機能し、第１のシリコン
ウェーハ１は、二酸化シリコン層８の表面と絶縁膜３の
第１のシリコンウェーハｌと接する面との高さの差に相
当する約０． ５ ｎの厚さまで均一に薄膜化される．
なお、上記の研磨剤のシリコンと二酸化シリコンとに対
する研磨速度の割合は５００：１であり、二酸化シリコ
ン層Ｂはストッパとして十分機能する． 〔発明の効果〕 以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、第１のシリコンウェーハまたは第２のシ
リコンウエー八に形成された溝の側壁に窒化シリコン膜
を形或した後に、溝の中に選択研磨のストッパとなる二
酸化シリコン層を形成するので、この二酸化シリコン層
は溝の底部にのみ形成され、溝の側壁には形成されない
．しかも、本発明に係る張り合わせＳＯＩ基板の製造方
法においては、その後、溝の側壁に形成されている窒化
シリコン膜を除去した後、第ｌのシリコンウェーハまた
は第２のシリコンウェーハを研磨すること〜されており
、第１のシリコンウェーハまたは第２のシリコンウェー
ハを研磨するときには、溝の個壁は存在しない．したが
って、第１のシリコンウェーハ１または第２のシリコン
ウェーハ２を、二酸化シリコン層をストッパとして選択
研磨する過程において、従来技術においては溝の側壁を
構威して存在していた二酸化シリコン層が本発明におい
ては存在しないから、これが剥離することはありえず、
したがって、従来技術においては存在したが本発明にお
いては存在しない二酸化シリコンの細片によって、シリ
コンウェーハ（薄膜化されたシリコンウエーハ）の表面
が損傷されたり、汚染されたりすることがなくなり、シ
リコンウェーハは二酸化シリコン層８の表面と同一の高
さまで均一に薄膜化されることになり、表面張り合わせ
超薄膜ＳＯＩ基板の製造歩留りを向上させることかでき
る．
の改良に関し、 絶縁膜を介して張り合わせた２枚のシリコンウエー八の
一方を、その表面が損傷されたり、汚染されたりするこ
となく均一な厚さに薄膜化して、歩留りよく、張り合わ
せ超薄膜Ｓｏ１基板を製造する方法を提供することを目
的とし、 第１のシリコンウェーハと第２のシリコンウェーハとを
絶縁膜を介して接着し、前記の第１のシリコンウェーハ
または前記の第２のシリコンウェーハを一部領域から除
去して溝を形成し、この溝の側壁に窒化シリコン膜を形
戒し、この窒化シリコン膜が側壁に形成された前記の溝
の中に二酸化シリコン層を形戒し、前記の窒化シリコン
膜を除去し、前記の二酸化シリコン層をストツパとして
前記の第１のシリコンウェーハまたは前記の第２のシリ
コンウェーハを選択的に研磨してその厚さを減少するよ
うに横戒する． 〔産業上の利用分野］ 本発明は、Ｓｏｌ（シリコンオンインシュレータ）基板
の製造方法の改良に関する． 〔従来の技術〕 ＳＯＩ基板は、バルク基板と比較して、素子間分離が容
易であり、また、形成される素子の特性もすぐれている
という特徴がある．なかでも、バルクの結晶性を活かす
ことができる張り合わせＳＯＩ基板は、すぐれた性能を
有しているので注目されている． この張り合わせＳｏｌ基板は、第２図（ａ）に示すよう
に、第１のシリコンウエーハ１及び第２のシリコンウェ
ーハ２の表面を酸化して絶縁膜３を形成した後、同図（
ｂ）に示すように両者を絶縁ｌｌｌ３を介して重ね合わ
せ、熱処理をなして接着し、同図（Ｃ）に示すように、
一方のシリコンウェーハ、例えば、第１のシリコンウエ
ーハ１の厚さを減少したものであり、この厚さの減少さ
れたシリコン層に素子が形成される． 一方、素子の形成されるシリコン層の厚さが薄いほど、
その素子に形戒されるＬＳＩの性能は向上するので、素
子の形成されるシリコン層の厚さが１ｎ以下の超薄膜Ｓ
ＯＩ基板が近年注目されるようになった．この場合、素
子の形成されるシリコン層の膜厚の面内ばらつきを、支
持基板の厚さのばらつき以下に抑える必要があることか
ら、裏面を基準としてなす研削技術や研磨技術を使用し
てシリコンウエーハを薄膜化することは不可能である． 張り合わされたシリコンウェーハの一方を薄膜化する従
来技術について、以下に説明する．第３図（ａ）に示す
ように、第１のシリコンウエーハｌと第２のシリコンウ
ェーハ２とを絶縁膜３を介して張り合わせ、いずれか一
方のシリコンウェーハ、例えば、第１のシリコンウェー
ハｌを研削して、素子形成のために必要な厚さを下廻ら
ない程度の厚さに形成する．次に、同図（ｂ）に示すよ
うに、第１のシリコンウェーハ１と絶縁膜３とをパター
ニングして溝６を形戒する．次いで、前工程（バターニ
ング工程）において使用した窒化シリコン等のマスクを
そのま＼使用して熱酸化をなして、同図（Ｃ）に示すよ
うに、溝６の中に二酸化シリコン層９を形戒する．二酸
化シリコンに対する研磨速度がシリコンに対する研磨速
度に比べて極めて小さい研磨剤を使用して選択研磨をな
すと、溝６の底部に形成されている二酸化シリコン層９
の上面がストツパとして機能し、同図（ｄ）に示すよう
に、第１のシリコンウェーハ１の表面が、溝６の底部に
形或された二酸化シリコン層９の上面と一致するところ
まで均一に薄膜化される．酸化シリコン層が第１のシリ
コンウェーハ１から剥離し、この剥離した二酸化シリコ
ンの細片が研磨剤中に混入して研磨される第１のシリコ
ンウェーハｌの表面を損傷する．また、剥離した二酸化
シリコンの細片が、研磨される第１のシリコンウェーハ
１の表面に付着し、洗浄しても除去されずに残留する．
この結果、このＳｏ！基板にデバイスを形成した時の製
造歩留りが著しく低下する．本発明の目的は、この欠点
を解消することにあり、絶縁膜を介して張り合わせた２
枚のシリコンウェーハの一方を、その表面が損傷された
り、汚染されたりすることなく均一な厚さに薄膜化して
、歩留りよく、張り合わせ超薄膜Ｓｏｌ基板を製造する
方法を提供することにある． 〔発明が解決しようとする課題〕 ところで、張り合わせた２枚のシリコンウエー八の一方
、例えば、第１のシリコンウエーハｌを選択研磨する時
に、溝６の中に形成された二酸化シリコン層９のうち、
溝６の側壁に形成されたニ〔課題を解決するための手段
］ 上記の目的は、第１のシリコンウェーハ（１）と第２の
シリコンウェーハ（２）とを絶縁膜（３）を介して接着
し、前記の第１のシリコンウェーハ（１）または前記の
第２のシリコンウェーハ（２）を一部領域から除去して
溝（６）を形或し、この溝（６）の側壁に窒化シリコン
膜（７）を形成し、この窒化シリコン膜（７）が側壁に
形成された前記の溝（６）の中に二酸化シリコン層（８
）を形成し、前記の窒化シリコンｌｌＩ（７）を除去し
、前記の二酸化シリコン層（８）をストッパとして前記
の第１のシリコンウェーハ（１）または前記の第２のシ
リコンウェーハ（２）を選択的に研磨してその厚さを減
少する工程を有する半導体装置の製造方法によって達或
される． 〔作用〕 本発明に係る張り合わせＳＯＩ基板の製造方法において
は、第１のシリコンウェーハｌまたは第２のシリコンウ
ェーハ２に溝６を形成し、この溝６の側壁に窒化シリコ
ン膜７を形成した後、溝６の中に二酸化シリコン層８を
形或するので、この二酸化シリコン層８は溝６の底部に
のみ形成されることになり、溝６の側壁には形成されな
い．しかも、本発明に係る張り合わせＳｏｌ基板の製造
方法においては、その後、溝６の側壁に形成されている
窒化シリコンｌＩ７を除去した後、第１のシリコンウェ
ーハ１または第２のシリコンウェーハ２を研磨すること
一されており、第１のシリコンウェーハ１または第２の
シリコンウェーハ２を研磨するときには、溝の側壁は存
在しない．したがって、第１のシリコンウェーハ１また
は第２のシリコンウェーハ２を、二酸化シリコン層８を
ストツパとして選択研磨する時には、従来技術において
は溝の側壁を構或して存在していた二酸化シリコン層が
本発明においては存在しないから、これが剥離すること
はありえず、したがって、従来技術においては存在した
が本発明においては存在しない二酸化シリコンの細片に
よって、シリコンウエー八表面の損傷や汚染が発生する
ことはありえず、シリコンウェーハは二酸化シリコン層
８の表面と同一の高さまで均一に薄膜化される．〔実施
例〕 以下、図画を参照しつ＼、本発明の一実施例に係る張り
合わせＳＯＩ基板の製造方法について説明する． 第１図（ａ）参照 第１のシリコンウェーハ１及び第２のシリコンウェーハ
２の表面を酸化して絶縁膜３を形成し、両者を絶縁膜３
を介して重ね合わせ、酸素雰囲気中において約１，１０
０゜Ｃの温度に加熱して接着し、一方のシリコンウェー
ハ、例えば、第１のシリコンウェーハｌを研削して、そ
の厚さを約２ｎまで減少する． 第１図（ｂ）参照 第１のシリコンウェーハ１上にＣＶＤ法を使用して窒化
シリコン層４を形成し、その上にレジスト層５を形成し
、フォトリソグラフィー法を使用してバターニングして
、レジストＮ５を溝形或領域上から除去し、残留したレ
ジスト層５をマスクとして四フフ化炭素ガスを使用して
窒化シリコン層４をドライエッチングし、次いで、四塩
化炭素等を使用して第１のシリコンウエーハ１をドライ
エッチングして、絶縁膜３に達する溝６を形成す第１図
（ｃ）参照 １，０５０℃に加熱し、アンモニアガスを供給して熱窒
化をなし、溝６の側壁に約５ｎｍ厚の窒化シリコン膜７
を形戒する． 第１図（ｄ）参照 フッ酸を使用して、溝６に露出している絶縁膜３をエッ
チング除去して、第２のシリコンウェーハ２を露出する
． 第１図（ｅ）参照 約１．１００℃に加熱して、溝６に露出している第２の
シリコンウェーハ２を熱酸化して溝６の底部に二酸化シ
リコン層８を形成する．なお、この二酸化シリコン層８
は、その表面は絶縁膜３が第１のシリコンウェーハ１と
接する面より、１例として０．５ｎ程度、高くなるよう
に形成される．第１図（ｆ）参照 熱リン酸を使用して第１のシリコンウエーハ１上に形成
された窒化シリコン層４と溝６の側壁に形成された窒化
シリコン膜７とを除去し、エチレンジアミンとコロイダ
ルシリカとの混合液を研磨剤とする選択研磨法を使用し
て第１のシリコンウェーハ１を選択研磨すると、二酸化
シリコン層８がストソバとして機能し、第１のシリコン
ウェーハ１は、二酸化シリコン層８の表面と絶縁膜３の
第１のシリコンウェーハｌと接する面との高さの差に相
当する約０． ５ ｎの厚さまで均一に薄膜化される．
なお、上記の研磨剤のシリコンと二酸化シリコンとに対
する研磨速度の割合は５００：１であり、二酸化シリコ
ン層Ｂはストッパとして十分機能する． 〔発明の効果〕 以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、第１のシリコンウェーハまたは第２のシ
リコンウエー八に形成された溝の側壁に窒化シリコン膜
を形或した後に、溝の中に選択研磨のストッパとなる二
酸化シリコン層を形成するので、この二酸化シリコン層
は溝の底部にのみ形成され、溝の側壁には形成されない
．しかも、本発明に係る張り合わせＳＯＩ基板の製造方
法においては、その後、溝の側壁に形成されている窒化
シリコン膜を除去した後、第ｌのシリコンウェーハまた
は第２のシリコンウェーハを研磨すること〜されており
、第１のシリコンウェーハまたは第２のシリコンウェー
ハを研磨するときには、溝の個壁は存在しない．したが
って、第１のシリコンウェーハ１または第２のシリコン
ウェーハ２を、二酸化シリコン層をストッパとして選択
研磨する過程において、従来技術においては溝の側壁を
構威して存在していた二酸化シリコン層が本発明におい
ては存在しないから、これが剥離することはありえず、
したがって、従来技術においては存在したが本発明にお
いては存在しない二酸化シリコンの細片によって、シリ
コンウェーハ（薄膜化されたシリコンウエーハ）の表面
が損傷されたり、汚染されたりすることがなくなり、シ
リコンウェーハは二酸化シリコン層８の表面と同一の高
さまで均一に薄膜化されることになり、表面張り合わせ
超薄膜ＳＯＩ基板の製造歩留りを向上させることかでき
る．
第１図（ａ）〜第１図（ｆ）は、本発明の一実施例に係
るＳｏｌ基板の製造工程図である．第２図は、張り合わ
せＳｏｌ基板の説明図である．第３図は、従来技術に係
るＳＯＩ基板の製造工程図である． 本発明 第１ 図（ａ） 第ｌのシリコンウエーハ、 第２のシリコンウェーハ、 絶縁膜、 窒化シリコン層、 レジスト層、 溝、 窒化シリコン膜、 ・・二酸化シリコン層。 本発明 第１ 図（ｂ）
るＳｏｌ基板の製造工程図である．第２図は、張り合わ
せＳｏｌ基板の説明図である．第３図は、従来技術に係
るＳＯＩ基板の製造工程図である． 本発明 第１ 図（ａ） 第ｌのシリコンウエーハ、 第２のシリコンウェーハ、 絶縁膜、 窒化シリコン層、 レジスト層、 溝、 窒化シリコン膜、 ・・二酸化シリコン層。 本発明 第１ 図（ｂ）
Claims (1)
- 【特許請求の範囲】 第１のシリコンウェーハ（１）と第２のシリコンウェー
ハ（２）とを絶縁膜（３）を介して接着し、 前記第１のシリコンウェーハ（１）または前記第２のシ
リコンウェーハ（２）を一部領域から除去して溝（６）
を形成し、 該溝（６）の側壁に窒化シリコン膜（７）を形成し、 該窒化シリコン膜（７）が側壁に形成された前記溝（６
）の中に二酸化シリコン層（８）を形成し、 前記窒化シリコン膜（７）を除去し、前記二酸化シリコ
ン層（８）をストッパとして前記第１のシリコンウェー
ハ（１）または前記第２のシリコンウェーハ（２）を選
択的に研磨してその厚さを減少する 工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24302589A JP2779659B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24302589A JP2779659B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104224A true JPH03104224A (ja) | 1991-05-01 |
| JP2779659B2 JP2779659B2 (ja) | 1998-07-23 |
Family
ID=17097752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24302589A Expired - Lifetime JP2779659B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2779659B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399233A (en) * | 1991-12-05 | 1995-03-21 | Fujitsu Limited | Method of and apparatus for manufacturing a semiconductor substrate |
| US5643837A (en) * | 1992-04-15 | 1997-07-01 | Nec Corporation | Method of flattening the surface of a semiconductor device by polishing |
| US5756390A (en) * | 1996-02-27 | 1998-05-26 | Micron Technology, Inc. | Modified LOCOS process for sub-half-micron technology |
| US5851846A (en) * | 1994-12-22 | 1998-12-22 | Nippondenso Co., Ltd. | Polishing method for SOI |
-
1989
- 1989-09-19 JP JP24302589A patent/JP2779659B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399233A (en) * | 1991-12-05 | 1995-03-21 | Fujitsu Limited | Method of and apparatus for manufacturing a semiconductor substrate |
| US5643837A (en) * | 1992-04-15 | 1997-07-01 | Nec Corporation | Method of flattening the surface of a semiconductor device by polishing |
| US5851846A (en) * | 1994-12-22 | 1998-12-22 | Nippondenso Co., Ltd. | Polishing method for SOI |
| US5756390A (en) * | 1996-02-27 | 1998-05-26 | Micron Technology, Inc. | Modified LOCOS process for sub-half-micron technology |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2779659B2 (ja) | 1998-07-23 |
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